DE10153609C2 - Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips - Google Patents
Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten ChipsInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung
eines elektronischen Bauelements mit mehreren übereinander gesta
pelten und miteinander kontaktierten Chips, das auf einem Bauele
mentträger montierbar und über mehrere am Bauelement vorgesehene
Kontaktelemente am Bauelementträger kontaktierbar ist.
Aus der US 3,579,056 A ist das Anordnen von Chips, das Verfüllen
in einem elastischen Halterrahmen und das Erzeugen einer elektri
schen Kontaktierung mit Kontaktierungselementen auf beiden Haupt
flächen der Anordnung bekannt. Zudem wird das dreidimensionale
Stapeln der so in den flexiblen Träger eingebetteten Bauelemente
gelehrt.
Die EP 0 611 129 A2 offenbart Chips, die in einem Halterrahmen aus
Kunststoff vergossen sind. Kontaktierungselemente in Form von In
terconnect-Pins sind an der Unterseite des Halterrahmens freige
legt. Auch hier werden separat hergestellte im Halterrahmen vergossene
Chips gestapelt.
Die US 6,117,704 offenbart ein Bauelement mit verkapselten und geprüften Chips,
die in mehreren Ebenen übereinander angeordnet sind.
Die US 5,324,687 A offenbart ebenfalls eine gestapelte Anordnung
verpackter Chips.
Die DE 44 33 845 A1 offenbart ein Verfahren zur Herstellung einer
dreidimensionalen integrierten Schaltung, bei dem zwei fertig pro
zessierte Substrate miteinander verbunden werden. Dabei wird erst
das obere Substrat einem Funktionstest unterzogen, mit dem die in
takten Chips des Substrats selektiert werden. Anschließend wird
dieses Substrat von der Rückseite her gedünnt, in einzelne Chips
zerlegt und nur selektierte intakte Chips auf das, mit einer Haft
schicht versehene untere Substrat justiert aufgebracht. Die Gräben
zwischen den aufgebrachten Chips werden aufgefüllt und zwischen
der Metallisierungen der unteren und oberen Bauelemente eine vertikale
Verbindung hergestellt.
Aus der US 5,455,455 A ist ein elektronisches Bauelement mit Chips
in einem Halterrahmen aus Epoxyd bekannt, wobei übereinanderlie
gende Chips mit in dem Bereich des Halterrahmens verlaufenden Um
verdrahtungen miteinander kontaktiert sind, wobei das Bauelement
schichtweise auf einem Träger aufgebaut bzw. erzeugt wird.
Bekannte Verfahren zum Herstellen eines Bauelements mit mehre
ren übereinander gestapelten Chips in die dritte Dimension kön
nen grob in zwei Gruppen eingeteilt werden. Zum einen das Sta
peln von gehäusten Chips, zum anderen das Stapeln von Nackt
chips. Beim Stapeln von gehäusten Chips werden diese übereinan
der gestapelt und mit ihren Kontaktelementen (Beinchen) mitein
ander verbunden. Beispiele hierfür sind z. B. gestapelte TSOP
oder gestapelte BOC. Diese dreidimensionalen Bauformen zeichnen
sich durch sogenannte Interposer (dünne oder dicke Boards oder
Leadframes) zur Verbindung zwischen den Stapelebenen aus, wobei
diese Interposer auf die Chips montiert und mit geeigneten Ver
fahren mit den chipseitigen Kontaktelementen verbunden werden.
Dieses Verfahren ist aufgrund seines Montageaufwands teuer, da
es auf einem single - die Prozessflow basiert, d. h. es werden
ausschließlich separate einzelne gehäuste Chips verarbeitet.
Aufgrund der zum Teil notwendigen Interposer sind die resultie
renden Bauelemente von erheblicher Bauhöhe. Ein Abdünnen der
Chips während des Stapelprozesses ist aufgrund der bereits er
folgten Häusung nicht möglich.
Ein durch Stapeln von Nacktchips erzeugtes Bauelement ermög
licht demgegenüber eine geringere Aufbauhöhe. Das Chip/Chip-
Verbindungs-System führt durch den jeweiligen Chip. Die dazu
notwendigen feinen Kontaktierungsvias werden meist in einem
Frontend-ähnlichen Prozess erzeugt (Via-Ätzen/Passivieren/
Via-Füllen). Dieses Verfahren besitzt jedoch entscheidende
Nachteile für die Anwendung. Zum einen setzt es ein besonderes
Chipdesign voraus, das die Erzeugung von Kontaktierungs- oder
Durchgangsvias erlaubt. Die Erzeugung der Vias ist sehr teuer,
da sie in einer zusätzlichen, relativ langen Prozessfolge von
Frontend-Prozessen erzeugt werden müssen. Obwohl die wesentli
chen Prozesse auf Scheibenniveau durchgeführt werden können,
ergeben sich bei dem Stapeln von Nacktchips auf Scheibenniveau
dennoch Schwierigkeiten hinsichtlich der Ausbeute. Da jede
Scheibe nur eine endliche Ausbeute an funktionierenden Chips
hat, potenziert sich beim Stapeln der Scheiben das Risiko für
einen funktionierenden Stapel, die Ausbeute sinkt exponenziell
mit zunehmender gestapelter Scheibenanzahl. Eine ökonomische
Bauelementherstellung durch dieses Verfahren ist nicht möglich.
Der Erfindung liegt das Problem zugrunde, ein Verfahren an
zugeben, das auf einfache Weise die Herstellung relativ niedrig
aufgebauter Bauelemente mit hoher Ausbeute ermöglicht.
Zur Lösung dieses Problems ist erfindungsgemäß ein Verfahren
nach Anspruch 1 vorgesehen.
Das erfindungsgemäße Verfahren schlägt zunächst die Schaffung
eines Wafers bestehend ausschließlich aus in einem vorherigen
Test als funktionstüchtig geprüften Chips vor. Dieser soge
nannte "Known Good Wafer" wird durch rastermäßiges Positionie
ren der Chips und entsprechendes Einbetten derselben in einen
isolierenden Halterahmen, der bevorzugt mittels eines viskosen
nicht-leitenden Polymers, das als Füllmittel verwendet wird,
erzeugt wird, gefertigt. Dabei ist es denkbar, entweder gleich
artige Chips oder auch unterschiedliche Chips, die in ihren Ei
genschaften und/oder Dimensionen verschieden sind, in diesen
Wafer zu integrieren. Dieser Wafer bzw. diese erste ebene Chip
anordnung wird also durch fan-out-Wafer-Level-Packaging herge
stellt. Dieser Halterahmen für das fan-out-Wafer-Level-Packa
ging wird nun nicht nur für fan-out genutzt, vielmehr dient er
auch dazu, die Durchkontaktierungen von der Chipvorderseite zur
Chiprückseite zu übernehmen, d. h. die Durchkontaktierung wird
auf den Halterahmenbereich verlagert. Nachfolgend wird nun auf
diese Weise eine weitere Chipanordnung erzeugt, also aufgesta
pelt, wobei die Chips und die Halterahmen deckungsgleich über
einander positioniert werden, wenn der Multi-Chip-Stapel aus
gleichartigen bzw. gleichgroßen Chips aufgebaut wird. Es ist
aber auch möglich, in den einzelnen Ebenen verschiedenartige
bzw. verschieden große Chips anzuordnen, wobei dann nicht immer
eine deckungsgleiche Übereinanderstapelung aufgrund der Größen
unterschiede möglich ist. Der vorgenannte Schritt wird so oft
wiederholt wie separate Chiplagen vorzusehen sind. Sind alle
Chiplagen übereinander gestapelt, so werden die einzelnen Bau
elemente durch Auftrennen des Stacks im Bereich des Halterah
mens vereinzelt.
Das erfindungsgemäße Verfahren hat gegenüber den bekannten Ver
fahren beachtliche Vorteile. Zum einen handelt es sich um einen
vollständigen Wafer-Level-Prozess, da auf Scheibenniveau gear
beitet wird und erst nachdem die Bauelemente in ihrer Gesamt
heit durch Bilden des Stacks erzeugt wurden die Vereinzelung
erfolgt. Da ausschließlich funktionstüchtige Chips verwendet
werden, ist die Ausbeute sehr hoch. Es können alle Standard
chips verwendet werden, wobei gleichartige oder unterschiedli
che Chips in jeder Ebene integriert werden können. Weiterhin
ist es ein sehr kostengünstiger Prozess, da die Kontaktvias für
die Kontaktierungen nicht durch das leitfähige Silizium-Kri
stall mit teurer Technologie geführt werden müssen, sondern
durch den Halterahmen, was in wesentlich einfacheren Dünnfilm-
und/oder Dickschicht-Prozessen erfolgen kann. Weiterhin handelt
es sich um eine Prozessabfolge, die bei sehr geringen Prozess
temperaturen (< 150°C) durchgeführt werden kann, was keine zu
sätzliche Belastung der Chips zufolge hat. Auch erlaubt das
Stapeln der Chips, die de facto nackt sind, die
Herstellung von Bauelementen mit extrem geringer Bauhöhe, wobei
sich während der Herstellung ein sehr geringes Risiko hinsicht
lich des Handlings und Bruchs ergibt.
Das erfindungsgemäße Verfahren ermöglicht einen Aufbau einer
Multi-Chip-Anordnung ohne Montage eines zusätzlichen Gegen
stands, z. B. eines Interposers. Vielmehr werden hier die Chip
anordnungen direkt aufeinander aufgebaut. Die Umverdrahtung
der Chips erfolgt unmittelbar auf Wafer Level, also
direkt in der Ebene des Wafers und kann in Wafer Level Techno
logie (Dünnfilm/Dickschicht) prozessiert werden. Dies ermög
licht der jeweils einen Chip umgebenden Halterahmen, der als
Kontaktierungsbereich dient, d. h. die elektrische Chip-Chip-
Kontaktierung (bzw. auch die zum Modulboard) erfolgt im Bereich
des Halterahmens. Neben einem Minimum an erforderlichen Kon
taktübergängen (mechanisch und v. a. elektrisch) zeichnet sich
ein derart hergestelltes Multi-Chip-Bauelement auch durch seine
niedrige Bauhöhe und die geringen seitlichen Abmessungen aus.
In Weiterbildung des Erfindungsgedankens kann vorgesehen sein,
dass zumindest die erste Chipanordnung unter Verwendung eines
Trägers, auf den die Chips mittels eines Klebemittels befestigt
werden, erzeugt wird. Als Träger kann dabei eine selbstklebende
Folie oder ein selbstklebendes Band verwendet werden, alterna
tiv ist auch die Verwendung eines an seiner Oberfläche vorzugs
weise passivierten Silizium-Trägers denkbar.
Eine Chipanordnung, die auf einer bereits vorhandenen
aufgebaut wird, kann erfindungsgemäß mit folgenden Schritten
erzeugt werden:
- - Erzeugen weiterer Kontaktierungselemente der weiteren Chipan ordnung auf den oberseitig freiliegenden Kontaktierungsele menten der unteren Chipanordnung,
- - Aufbringen der Chips der weiteren Chipanordnung oberhalb und vorzugsweise deckungsgleich mit den Chips der unteren Chipan ordnung,
- - Erzeugen des isolierenden Halterahmens derart, dass die Kon taktierungselemente noch aus dem Chip hervorragen und das Füllmittel die Chips oberseitig bis auf die chipseitigen Kon taktpads als Isolationsschicht abdeckt,
- - Erzeugen der Umverdrahtungen,
wobei die Schritte sooft wiederholt werden, wie Chipanordnun
gen übereinander zu stapeln sind.
Durch die Erzeugung der jeweils weiteren Kontaktierungselemente
werden die Durchkontaktierungen von oben nach unten realisiert.
Anschließend werden die Chips im vorgegebenen Raster positio
niert und der Halterahmen erzeugt. Dabei wird das Füllmittel so
eingebracht, dass es die Chips bis auf die chipseitigen Kon
taktpads oberseitig isoliert, was für die nachfolgende Erzeu
gung der Umverdrahtung erforderlich ist.
Die erste Chipanordnung, also die unterste Anordnung, auf die
eine weitere Chipanordnung aufgebaut wird, kann dabei mit fol
genden Schritten erzeugt werden:
- - Erzeugen der Kontaktierungselemente der ersten Chipanordnung auf dem Träger, insbesondere einem Silizium-Träger,
- - Aufbringen der Chips der ersten Chipanordnung,
- - Erzeugen des isolierenden Halterahmens derart, dass die Kon taktierungselemente noch aus dem Halterahmen hervorragen und das Füllmittel die Chips oberseitig bis auf die chipeigenen Kontaktpads als Isolationsschicht abdeckt,
- - Erzeugen der Umverdrahtungen.
Zweckmäßig ist es, wenn nach der Erzeugung des Halterahmens
einschließlich des die Chips teilweise abdeckenden Rahmenab
schnitts ein das Füllmaterial gleichmäßig abtragender Reini
gungsschritt erfolgt, wodurch eine ebene Fläche erzeugt wird,
was für die nachfolgende Erzeugung der Umverdrahtung vorteil
haft ist. Darüber hinaus wird die gesamte Bauhöhe etwas dünner.
Alternativ zu der Erzeugung der ersten und jeder weiteren Chip
anordnung der vorbeschriebenen Art bei einem Aufbau einer Chip
anordnung auf einer bereits vorhandenen sieht eine zweite Ver
fahrensvariante vor, die erste Chipanordnung (und auch jede
weitere) mit folgenden Schritten zu erzeugen:
- a) Erzeugen von Umverdrahtungsbahnen mit Kontaktierungspunkten auf einem Träger, insbesondere einem vorzugsweise passivier ten Silizium-Träger,
- b) Befestigen der bereits mit einer Umverdrahtung versehenen Chips mit ihrer die Umverdrahtung aufweisenden Seite zum Träger weisend, so dass die Umverdrahtung mit den Umverdrah tungsbahnen des Trägers verbunden werden,
- c) Erzeugen des Halterahmens derart, dass die Chips auch an ih rer freien Seite in das Füllmittel eingebettet werden, wobei in dem Halterahmen Kontaktvias zur Durchkontaktierung zu den darunter liegenden Kontaktierungspunkten ausgebildet werden,
- d) Erzeugen weiterer Umverdrahtungsbahnen mit Kontaktierungs punkten und -elementen, die die Kontaktvias füllen,
wonach die Schritte a) bis d) zur Bildung einer oder mehrere
weiterer Chipanordnungen wiederholt werden.
Bei dieser Erfindungsausgestaltung werden also Chips auf den
Träger bzw. eine bereits existierende Chipanordnung aufge
bracht, die bereits mit einer Umverdrahtung versehen sind. Es
werden lediglich auf dem Träger bzw. einer unteren Chipanord
nung Umverdrahtungsbahnen, die einerseits von einem aufzuset
zenden Chip kontaktiert werden und die andererseits in den Be
reich des Halterahmens laufen, erzeugt.
Nach dem Befestigen der Chips kann vorteilhaft zur Reduzierung
der Dicke Chipmaterial abgetragen werden, d. h. hier wird aktiv
die Dicke eines Chips und damit die gesamte Bauhöhe des resul
tierenden Bauelements verringert. Die Abtragung des Chipmateri
als kann durch nasses oder trockenes Ätzen oder durch mechani
sche Behandlung erfolgen.
Die Chips selbst werden mittels eines nicht-leitenden Klebers
befestigt, da die eigentliche Kontaktierung über die Umverdrah
tungsbahnen sowie die Kontaktierungspunkte und -elemente über
die Kontaktvias erfolgt. Nach der Erzeugung der letzten Chipan
ordnung werden an deren Oberseite Kontaktelemente zum Kontak
tieren der nachfolgend zu vereinzelnden Bauelemente mit dem
Träger erzeugt, wobei dies für beide verfahrensgemäße Ausfüh
rungsformen, bei denen eine Chipanordnung auf einer bereits
existierenden aufgebaut wird, gilt.
Während die vorangehenden Ausführungsformen des erfindungsgemä
ßen Verfahrens zur Kontaktierung der Umverdrahtungsbahnen
zweier Chipebenen den Halterahmen durchsetzende Kontaktierungs
elemente vorsehen besteht grundsätzlich aber auch die Möglich
keit, die Umverdrahtungsbahnen direkt miteinander zu kontaktie
ren. Eine erste, eine quasi-direkte Kontaktierung darstellende
Ausführungsform ist die vorher beschriebene Verfahrensvariante,
bei der Kontaktvias im Halterahmen ausgebildet werden, die dann
direkt bei der Erzeugung der Umverdrahtungsbahnen gefüllt wer
den, d. h. die Umverdrahtungsbahnen und ihre Kontakte in den
Kontaktvias zur darunter liegenden Umverdrahtungsebene werden
gemeinsam hergestellt.
Eine einen unmittelbaren Umverdrahtungskontakt zweier Ebenen
ermöglichende Ausführungsform sieht demgegenüber folgende
Schritte vor:
- a) Anordnen der Chips auf einem Träger,
- b) Erzeugen des Halterahmens derart, dass die Chips zeitlich an ihren freien Seiten bis auf einen die Kontaktpads freilas senden Bereich in das Füllmittel eingebettet sind,
- c) Erzeugen von Umverdrahtungsbahnen, die sich bis in den Be reich der zwischen den Chips befindlichen Halterahmenab schnitte erstrecken, wobei die derart positionierten Enden der Umverdrahtungsbahnen die Kontaktelemente zur nachfolgend aufzubauenden oder anzuordnenden Chipanordnung bilden,
- d) Aufbringen eines nicht-leitenden Klebemittels zur Fixierung der Chips der zweiten Chipanordnung und zur Isolierung ge genüber den darunter liegenden Umverdrahtungsbahnen derart, dass die Kontaktelemente der ersten Chipanordnung frei lie gen, und Aufbringen der Chips der zweiten Chipanordnung,
- e) Aufbringen eines nicht-leitenden weiteren Füllmittels zur Bildung eines Halterahmens derart, dass es die Chips seit lich und oberseitig bis auf den Bereich der Kontaktie rungspads abdeckt, wobei die Kontaktelemente der ersten Chipanordnung nach wie vor frei bleiben,
- f) Erzeugen der Umverdrahtungsbahnen der zweiten Chipanordnung, die endseitig mit den Kontaktelementen der ersten Chipanord nung kontaktiert werden,
- g) gegebenenfalls ein- oder mehrmaliges Wiederholen der Schritte d) bis f).
Bei dieser Erfindungsausgestaltung dienen also die Enden der
Umverdrahtungsbahnen selbst als Kontaktelemente zur jeweils be
nachbarten Umverdrahtungsebene. Die einzelnen Halterahmen der
Chips einer zweiten Chipanordnung werden dabei derart dimensio
niert, dass sie zwar den Chip weitgehend einbetten, jedoch die
Enden der Umverdrahtungsbahnen der darunter liegenden Chipebene
nicht bedecken. Die Umverdrahtungsbahnen der zweiten Chipanord
nung laufen nun auf dem Halterahmen seitlich in die darunter
liegende Ebene, wo sie unmittelbar mit den dort endenden Umver
drahtungsbahnen verbunden werden.
Die Kontaktierungselemente sowie die Umverdrahtungsbahnen und
deren Kontaktierungspunkte werden zweckmäßigerweise aus einem
leitfähigen Polymer erzeugt. Sie werden bevorzugt aufgedruckt.
Als Füllmittel wird wie beschrieben zweckmäßigerweise ein
nicht-leitendes Polymer verwendet, das aufgedruckt, aufgesprüht
oder aufgeschleudert wird. Generell kann nach dem Erzeugen des
Halterahmens, insbesondere wenn dieser einen einen Chip bedec
kenden Abschnitt aufweist, ein Schritt zur Reduzierung der
Dicke des Füllmittels bei gleichzeitiger Einebnung der Fläche
folgen.
Neben dem Verfahren betrifft die Erfindung ferner ein elektro
nisches Bauelement mit mehreren gestapelten Chips, das nach ei
ner der beschriebenen Verfahrensvarianten hergestellt ist.
Weitere Vorteile, Merkmale und Einzelheiten der Erfindung erge
ben sich aus den im folgenden beschriebenen Ausführungsbeispie
len. Dabei zeigen:
Fig. 1a-1l die einzelnen Verfahrensschritte zur Her
stellung eines Bauelements, bei dem eine Chipanordnung auf ei
ner bereits bestehenden Chipanordnung aufgebaut wird,
Fig. 2a-2o die Verfahrensschritte zur Herstellung ei
nes Bauelements, bei dem eine Chipanordnung auf einer bereits
bestehenden Chipanordnung aufgebaut wird, wobei einzelne Chips
mit bereits angeordneter Umverdrahtung verwendet werden, und
Fig. 3a-3j die Verfahrensschritte zur Herstellung ei
nes Bauelements, bei dem die Umverdrahtungsbahnen zweier Chips
direkt miteinander kontaktiert werden.
Die Fig. 1a-1l zeigen die wichtigsten Verfahrensschritte
zur Herstellung eines dreidimensionalen Bauelements im fan-out-
Wafer-Level-Packaging, wobei hier eine Chipanordnung auf einer
jeweils bestehenden Chipanordnung aufgebaut wird.
Zur Bildung der ersten "untersten" Chipanordnung werden zu
nächst auf einem Träger 13, beispielsweise einem passivierten
Silizium-Träger, Durchkontaktierungselemente 14, vorzugsweise
aus leitfähigem Silikon, aufgebracht, vornehmlich aufgedruckt.
Nach Fig. 1b wird ein Chip 15 mit seiner Kontaktierungsseite 16 nach
oben weisend auf den Träger 13 unter Verwendung eines ge
eigneten Klebers aufgeklebt. Nach Fig. 1c wird ein Halterahmen
17 unter Verwendung eines isolierenden Füllmittels 18, bei
spielsweise Epoxyharz oder Silikon erzeugt. Das Füllmittel wird
vornehmlich aufgedruckt. Der Halterahmen ist dabei derart be
messen, dass die Durchkontaktierungselemente 14 oberseitig von
ihm nicht abgedeckt sind. Ferner erstreckt sich der Halterahmen
17 weitgehend über den Chip 15, er lässt jedoch in der Mitte
das oberseitige Kontaktpad 19 des Chips 15 frei. Im Schritt ge
mäß Fig. 1d wird die Oberfläche des Halterahmens 17 beispiels
weise durch Plasmaätzen oder Nassätzen gereinigt und der Halte
rahmen etwas abgetragen. Im Schritt nach Fig. 1e werden nun Um
verdrahtungen 20 auf die teilweise mit dem Halterahmen 17 be
deckte Oberseite des Chips 15 aufgebracht. Diese Umverdrahtun
gen 20 kontaktieren die Durchkontaktierungselemente 14 mit den
Kontaktpads 19. Die Erzeugung der Umverdrahtungen 20 erfolgt
durch Aufsputtern oder Aufplattieren einer Metallschicht, eine
anschließende Lithografie und einen daran folgenden Nassätz
schritt. Mit Abschluss des Verfahrensschritts nach Fig. 1e ist
die erste "untere" Chipanordnung 21 fertiggestellt.
Auf diese untere Chipanordnung 21 werden nun, siehe Fig. 1f,
deckungsgleich mit den Durchkontaktierungselementen 14 der un
teren Chipanordnung 21 weitere Durchkontaktierungselemente 14
aufgebracht. Im Schritt nach Fig. 1g wird nun ein zweiter Chip
15 deckungsgleich über den bereits vorhandenen Chip 15 der er
sten Chipanordnung gesetzt. Der Chip 15 ist zweckmäßigerweise
an seiner Rückseite mit einer Passivierungsschicht versehen, so
dass er gegenüber der Umverdrahtung der unteren Chipanordnung
21 isoliert ist.
Im Schritt nach Fig. 1h wird wiederum ein Halterahmen 17 unter
Verwendung eines Füllmittels 18 in gleicher Weise wie bezüglich
Fig. 1c beschrieben. Auch dieser wird anschließend (siehe Fig.
1d) gereinigt und etwas abgetragen. Im Schritt nach Fig. 1i er
folgt die Erzeugung der Umverdrahtung 20 der zweiten Chipanord
nung bzw. Ebene. Hieran schließen sich wiederum die Schritte
nach den Fig. 1f ff. an. Diese werden so oft wiederholt, wie
Chipanordnungen aufzubauen sind. Fig. 1j zeigt eine Konfigura
tion mit vier Chipanordnungen 21, wobei auf die oberste Chipan
ordnung 21 noch zwei Kontaktierungselemente 14 gesetzt sind.
Ist die Konfiguration vollständig aufgebaut, werden die Bauele
mente durch Auftrennen des Halterahmens aller übereinander ge
setzten Chipanordnungen 21 vereinzelt. Fig. 1j zeigt ein ver
einzeltes Bauelement 22.
Zur Montage des Bauelements 22 auf einem Bauelementträger 23
wird dieses nun umgedreht (Flipchip), auf die freiliegenden
Kontaktelemente 14 werden Verbindungskleberpunkte 24, bei
spielsweise aus leitfähigem Silikon, aufgebracht, über die das
Bauelement 22 dann auf dem Bauelementträger 23 unter Kontaktie
rung der Durchkontaktierungselemente 14 mit trägerseitigen Kon
taktelementen 25 befestigt wird.
Die Fig. 2a-2o zeigen die relevanten Verfahrensschritte
zur Herstellung eines Bauelements durch Aufbauen einer Chipan
ordnung auf einer bereits bestehenden, wobei hier Chips verwendet
werden, die bereits als funktionstüchtig getestet und mit
einer Umverdrahtung versehen sind.
Ausgangspunkt ist ein in Fig. 2a gezeigter Chip 26, der bereits
als funktionstüchtig getestet wurde. An seiner Kontaktierungs
seite ist bereits eine Umverdrahtung 27 sowie entsprechende
Kontaktpunkte 28 erzeugt.
Wie Fig. 2b zeigt, wird zur Herstellung der ersten unteren
Chipanordnung auf einem Träger 29, (beispielsweise der passi
vierten Oberfläche einer Silizium-Scheibe) vornehmlich mittels
eines leitfähigen Polymers eine Umverdrahtung bzw. Umverdrah
tungsbahnen 30 und Umverdrahtungskontaktpunkte 31 unter Verwen
dung eines leitfähigen Polymers aufgebracht, vornehmlich aufge
druckt. Mittels eines nicht-leitfähigen Klebers 32 wird nun,
siehe Fig. 2c, der Chip 26 mit seiner Kontaktierungsseite, also
der Seite, wo die Umverdrahtung aufgebracht ist, auf den Träger
29 geklebt. Dabei wird die chipseitige Umverdrahtung 27 und die
Umverdrahtungskontaktpunkte 28 mit den entsprechenden Umver
drahtungsbahnen 30 bzw. den Umverdrahtungskontaktpunkten 31 am
Träger 29 kontaktiert. Ist die Verbindung ausgehärtet, so er
folgt im Schritt nach Fig. 2e ein Materialabtrag am Chip 26,
d. h. der Chip wird dünner gemacht. Das Material kann beispiels
weise durch trockenes oder nasses Ätzen oder einer mechanischen
Behandlung abgetragen werden. Ersichtlich verringert sich so
die Bauhöhe der ersten Chipanordnung deutlich.
Im Schritt nach Fig. 2f wird nun die gegebene Konfiguration zur
Bildung eines Halterahmens 33 in ein Füllmaterial 34 eingebet
tet. Hierzu wird beispielsweise isolierendes Silikon aufge
druckt und anschließend ausgehärtet. Der Halterahmen 33 weist
Kontaktierungsvias 35 auf, die eine spätere Durchkontaktierung
zu den Umverdrahtungsbahnen und Umverdrahtungskontaktpunkten
30, 31, die auf der Trägeroberfläche aufgebracht sind, ermög
licht. Im Schritt 2g wird nun die Oberfläche des auch den Chip
abdeckenden Halterahmens 33 durch trockenes oder nasses Ätzen
oder durch mechanisches Behandeln eingeebnet und der Halterah
men etwas dünner gemacht.
Im Schritt nach Fig. 2h werden nun die Umverdrahtungsbahnen 36
und Umverdrahtungspunkte für die nächste Chipanordnung durch
Aufdrucken eines leitfähigen Polymers erzeugt. Ersichtlich
füllt das leitfähige Polymer die Kontaktierungsvias 35, so dass
eine Durchkontaktierung zu den darunter liegenden Umverdrahtun
gen erfolgt.
Anschließend wird im Schritt nach Fig. 2i erneut ein nichtlei
tender Kleber 32 aufgebracht, wonach im Schritt nach Fig. 2j
ein weiterer Chip 26 mit seiner Kontaktierungsseite nach unten
weisend aufgesetzt und aufgeklebt wird. Auch hier erfolgt beim
Aufkleben die Kontaktierung der Umverdrahtung 27 mit den ent
sprechenden Umverdrahtungsbahnen 36 auf der Oberfläche der un
teren Chipanordnung 37.
Nach Aufkleben des Chips 26 (siehe Fig. 2k) wird auch hier der
Chip 26 gedünnt (siehe Fig. 2i). Anschließend erfolgt erneut
die Einbettung in ein Füllmaterial zur Erzeugung des Halterah
mens mit den Kontaktierungsvias und die erneute Erzeugung der
Umverdrahtungsbahnen, wie in den Fig. 2f-2h beschrieben.
Ist die gesamte Konfiguration aufgebaut, so ergibt sich ein
Stapel aus Chipanordnungen 37, wie er in Fig. 2m gezeigt ist.
Auch hier sind exemplarisch vier Chipanordnungen 37 übereinan
der gestapelt. Nachfolgend werden die einzelnen Bauelemente
durch Auftrennen der Halterahmen, die wie bei allen Ausfüh
rungsformen selbstverständlich deckungsgleich übereinander lie
gen, vereinzelt. Fig. 2m zeigt ein vereinzeltes Bauelement 38.
Auf dessen freiliegende Oberseite werden anschließend im
Schritt 3n Verbindungskleberpunkte 39 unter Verwendung eines
leitfähigen Klebers aufgebracht, über die das Bauelement 38 anschließend
(Fig. 2o) auf einen Bauelementträger 40, auf dessen
Oberseite trägerseitige Kontaktpunkte 41 sind, aufgeklebt und
kontaktiert.
Die Fig. 3a-3j zeigen eine vierte Verfahrensvariante zur
Herstellung eines erfindungsgemäßen Bauelements, wobei hier die
Umverdrahtungsbahnen zweier übereinander liegender Chips direkt
miteinander verbunden werden.
Auf einen Träger 42, z. B. eine Folie oder ein Glassubstrat,
wird, wie Fig. 3a zeigt, eine nicht-leitende Polymerschicht 43,
z. B. aufgedruckt oder aufgeschleudert. Anschließend wird, siehe
Fig. 3b, ein Chip 44 auf die oberseitig vorzugsweise adhäsive
Polymerschicht 43 aufgebracht, wonach die Polymerschicht ausge
härtet wird.
Wie Fig. 3c zeigt, wird anschließend ein Füllmittel 45 zur Bil
dung eines den Chip 44 sowohl seitlich als auch ersichtlich
oberseitig bis auf den Bereich der Kontaktpads 46 abdeckenden
Halterahmens aufgebracht und ausgehärtet. Wie Fig. 3d zeigt,
werden anschließend die Umverdrahtungsbahnen 47 erzeugt, die
ersichtlich bis in den Bereich der seitlichen Halterahmenab
schnitte laufen. Die Enden der Umverdrahtungsbahnen 47 bilden
dabei Kontaktelemente 48, die der anschließenden Kontaktierung
zu einer darüber anzuordnenden Chipanordnung dienen.
Auf die aus Fig. 3d bekannte Anordnung wird nun beispielsweise
in einem Druckverfahren ein nichtleitender Kleber 49 gebracht,
wobei diese Klebeschicht derart bemessen ist, dass die Kontakt
elemente 48, gebildet von den Enden der Umverdrahtungsbahn 47
frei bleiben. Anschließend wird ein zweiter Chip 50 aufgeklebt
(Fig. 3f), wonach die Kleberschicht ausgehärtet wird.
Im Schritt gemäß Fig. 3g wird nun ein weiteres Füllmittel 51
aufgebracht, das zur Bildung eines den zweiten Chip 50 einbettenden
und sowohl seitlich als auch oberseitig bis auf den Be
reich der Kontaktpads 52 einbettet. Auch dieser Halterahmen ist
seitlich derart bemessen, dass die Kontaktelemente 48 der Um
verdrahtungsbahnen 47 der darunter befindlichen Chipebenen nach
wie vor frei bleiben. Das Füllmittel kann beispielsweise in ei
nem Druckverfahren aufgebracht werden.
Schließlich werden, siehe Fig. 3h, die Umverdrahtungsbahnen 53
des Chips 50 erzeugt, wobei die Umverdrahtungsbahnen 53 seit
lich über den Halterahmen nach unten in die Umverdrahtungsbah
nebene des Chips 44 laufen, wo sie ersichtlich mit den Kontakt
elementen 48, also den Enden der Umverdrahtungsbahnen 47 kon
taktiert werden. Die Umverdrahtungsbahnen können wie auch die
Umverdrahtungsbahnen der darunter liegenden Chipebene durch
Sputtern und Plattieren sowie mittels geeigneter fotolithogra
fischer Schritte erzeugt werden.
Wie Fig. 31 zeigt, werden anschließend Kontaktelemente 54 und
55 an der aktiven Seite des Chips 50 erzeugt. Bei den Kontakt
elementen 54 handelt es sich um leitfähige adhäsiv zu kontak
tierende Interconnect-Elemente, bei den Kontaktelementen 55 im
gezeigten Beispiel um Lotbällchen. Selbstverständlich kann auch
nur eine Art von Kontaktelementen vorgesehen werden. Sie dienen
dazu, den anschließenden Kontakt zu einem Träger herzustellen.
Der Träger 42 wird schließlich entfernt und die einzelnen Mul
tichip-Module unter Bildung vereinzelter Bauelemente 56 durch
Sägen (siehe die angedeuteten seitlichen Sägespalte) oder der
gleichen vereinzelt. Die Vereinzelung erfolgt durch Auftrennen
im Bereich des unteren Halterahmens, wobei dies auch beispiels
weise durch Laserschneider oder dergleichen erfolgen kann.
Anschließend kann ein derartiges Bauelement 56 über die Kon
taktelemente 54, 55 mit einem Modulboard 57, an dessen Ober
seite Kontaktpunkte 58 vorgesehen sind, befestigt und kontaktiert
werden. Im Falle der Kontaktelemente 54 geschieht dies
unter Verwendung eines leitfähigen Klebers, die Kontaktelemente
55 werden in einem üblichen Lötprozess angeschmolzen, so dass
der elektrische Kontakt entsteht.
An dieser Stelle ist darauf hinzuweisen, dass die Fig. 3a-
3j die Erzeugung eines Multichip-Bauelements 56 mit zwei Chips
zeigen. Selbstverständlich ist es auch möglich, mehrere Chips
übereinander zu stapeln, wobei die Umverdrahtungsbahnen der
Chips jeweils von oben nach unten in die Ebene der Umverdrah
tungsbahnen 47 des untersten Chips 44 geführt werden. Es ist
aber auch denkbar, jede Umverdrahtungsbahnebene lediglich mit
der darunter liegenden zu kontaktieren, so dass Umverdrahtungs
bahnen nicht allzu weit seitlich entlang des Chipstapels nach
unten geführt werden müssen. Bei diesen Ausführungsformen ver
größert sich jedoch die seitliche Abmessung der jeweiligen
Chiprahmen etwas.
1
Träger
2
Durchkontaktierungselemente
3
Chip
4
Halterahmen
5
Füllmittel
6
Umverdrahtung
7
Kontaktpad
8
Verbindungskleber
9
Chipanordnung
10
Schutzabdeckung
11
Bauelement
12
Bahn
13
Träger
14
Durchkontaktierungselement
15
Chip
16
Kontaktierungsseite
17
Halterahmen
18
Füllmittel
19
Kontaktpad
20
Umverdrahtung
21
Chipanordnung
22
Bauelement
23
Bauelementträger
24
Verbindungskleberpunkte
25
Kontaktelement
26
Chip
27
Umverdrahtung
28
Kontaktpunkt
29
Träger
30
Umverdrahtungsbahn
31
Umverdrahtungskontaktpunkt
32
Kleber
33
Halterahmen
34
Füllmaterial
35
Kontaktierungsvia
36
Umverdrahtungsbahn
37
Chipanordnung
38
Bauelement
39
Verbindungskleberpunkt
40
Bauelementträger
41
Kontaktpunkt
42
Träger
43
Polymerschicht
44
Chip
45
Füllmittel
46
Kontaktpad
47
Umverdrahtungsbahn
48
Kontaktelement
49
Kleber
50
Chip
51
Füllmittel
52
Kontaktpad
53
Umvredrahtungsbahn
54
Kontaktelement
55
Kontaktelement
56
Bauelement
57
Modulboard
58
Kontaktpunkt
Claims (16)
1. Verfahren zur Herstellung eines elektronischen Bauelements
(22; 38; 56) mit mehreren übereinander gestapelten und mit
einander kontaktierten Chips (15; 26; 44, 50), das auf einem
Träger (13; 29; 42) montiert wird; wobei die Chips (15; 26;
44, 50) über eine Kontakteinrichtung (14, 20, 24; 27, 28,
36, 39; 47, 48, 53, 54, 55) mit einem Bauelementträger (23;
40; 57) kontaktierbar sind, mit folgenden Schritten:
- a) Erzeugen einer ersten ebenen Chipanordnung (21; 37) durch zueinander beabstandetes Anordnen von funktionstüchtigen Chips (15; 26; 44) in einem Raster und Verfüllen zumindest der Abstände zwischen den Chips (15; 26; 44) mit einem Füll mittel (18; 34; 45) zur Bildung eines die Chips (15; 26; 44) fixierenden isolierenden Halterahmens (17; 33) mit chipeige nen, der elektrischen Kontaktierung zu einem anderen Chip einer anderen Chipanordnung dienenden, im Bereich des Halte rahmens seitlich des jeweiligen Chips (15; 26; 44) vorgese henen Kontaktelementen (14; 36; 48) der Kontakteinrichtung (14, 20, 24; 27, 28, 36, 39; 47, 48, 53, 54, 55), die mit chipeigenen Umverdrahtungen (20; 27, 28; 47) der Kontaktein richtung (14, 20, 24; 27, 28, 36, 39; 47, 48, 53, 54, 55) verbunden werden,
- b) Erzeugen einer weiteren ebenen Chipanordnung (21; 37) nach Schritt a) auf der ersten Chipanordnung (21; 37) derart, dass die Chips (15; 26; 44, 50) und die Halterahmen (17; 33) der beiden Chipanordnungen übereinander liegen und die je weiligen Kontaktelemente (14; 36; 48, 53) der beiden Chipan ordnungen für die elektrische Chip-Chip-Kontaktierung elek trisch miteinander verbunden werden,
- c) gegebenenfalls ein- oder mehrmaliges Wiederholen des Schritts b),
- d) gegebenenfalls Aufbringen von Interconnect-Elementen (24; 39; 54, 55) der Kontakteinrichtung (14, 20, 24; 27, 28, 36, 39; 47, 48, 53, 54, 55) zum Bauelementträger (23; 40; 57); und
- e) Vereinzeln der jeweils aus mehreren übereinander gestapelten Chips (15; 26; 44) der einzelnen Chipanordnungen (21; 37) bestehenden Bauelemente durch Auftrennen der Halterahmen (17; 33) der fest miteinander verbundenen Chipanordnungen (21; 37).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass als Träger (13; 29; 42) eine selbstklebende Folie oder
Band oder ein an seiner Oberfläche vorzugsweise passivierter
Silizium-Träger verwendet wird.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die weitere Chipanordnung (21) mit folgenden Schritten er zeugt wird:
dass die weitere Chipanordnung (21) mit folgenden Schritten er zeugt wird:
- - Erzeugen weiterer Kontaktelemente (14) der weiteren Chipan ordnung (21) auf den oberseitig freiliegenden Kontaktele menten (14) der unteren Chipanordnung (21),
- - Aufbringen der Chips (15) der weiteren Chipanordnung (21) oberhalb und vorzugsweise deckungsgleich mit den Chips (15) der unteren Chipanordnung (21),
- - Erzeugen des isolierenden Halterahmens (17) derart, dass die Kontaktierungselemente (14) noch aus dem Halterahmen (17) hervorragen und das Füllmittel (18) die Chips (15) oberseitig bis auf die chipseitigen Kontaktpads (19) als Isolationsschicht abdeckt,
- - Erzeugen der Umverdrahtungen (20),
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet,
dass die erste Chipanordnung (21), auf die die weitere Chipan
ordnung (21) aufgebaut wird, mit folgenden Schritten erzeugt
wird:
- - Erzeugen der Kontaktierungselemente (14) der ersten Chipan ordnung (21) auf dem Träger (13), insbesondere dem Silizium- Träger,
- - Aufbringen der Chips (15) der ersten Chipanordnung (21),
- - Erzeugen des isolierenden Halterahmens (17) derart, dass die Kontaktierungselemente (14) noch aus dem Halterahmen (17) hervorragen und das Füllmittel (18) die Chips (15) oberseitig bis auf die chipseitigen Kontaktpads (19) als Isolations schicht abdeckt,
- - Erzeugen der Umverdrahtungen (20).
5. Verfahren nach Anspruch 3 oder 4,
dadurch gekennzeichnet,
dass nach der Erzeugung des Halterahmens (17) einschließlich
des die Chips (15) teilweise abdeckenden Rahmenabschnitts (17)
ein das Füllmittel (18) gleichmäßig abtragender Reinigungs
schritt erfolgt.
6. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die erste Chipanordnung (37) mit folgenden Schritten er zeugt wird:
dass die erste Chipanordnung (37) mit folgenden Schritten er zeugt wird:
- a) Erzeugen von Umverdrahtungsbahnen (30) mit Kontaktierungs punkten (31) auf dem Träger (29),
- b) Befestigen der bereits mit der chipeigenen Umverdrahtung (27) und zugehörigen Umverdrahtungskontaktpunkten (28) ver sehenen Chips (26) mit ihrer die Umverdrahtung (27) aufwei senden Seite zum Träger (29) weisend, so dass die Umverdrah tung (27) und die Umverdrahtungskontaktpunkte (28) mit ent sprechenden Umverdrahtungsbahnen (30) und zugehörigen Umver drahtungskontaktpunkten (31) des Trägers (29) verbunden wer den,
- c) Erzeugen des Halterahmens (33) derart, dass die Chips (26) auch an ihrer freien Seite in das Füllmittel (34) eingebet tet werden, wobei in dem Halterahmen (33) Kontaktvias (35) zur Durchkontaktierung zu den darunter liegenden Umverdrah tungskontaktpunkten (31) ausgebildet werden,
- d) Erzeugen weiterer Umverdrahtungsbahnen (36) mit Umverdrah tungskontaktpunkten und Kontaktelementen, die die Kontakt vias (35) füllen,
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet,
dass nach dem Befestigen der Chips (26) zur Reduzierung der
Dicke Chipmaterial abgetragen wird.
8. Verfahren nach Anspruch 6 oder 7,
dadurch gekennzeichnet,
dass die Chips (26) mittels eines nicht-leitenden Klebers (32)
befestigt werden.
9. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
dass nach Erzeugung der letzten Chipanordnung an deren Ober
seite Kontaktelemente (14) zum Kontaktieren der nachfolgend zu
vereinzelnden Bauelemente mit dem Bauelementträger (23) erzeugt
werden.
10. Verfahren nach Anspruch 1 oder 2,
gekennzeichnet durch
folgende Schritte:
- a) Anordnen der Chips (44) auf dem Träger (42),
- b) Erzeugen des Halterahmens (45) derart, dass die Chips (44) seitlich und an ihrer freien Seite bis auf einen Kontaktpads (46) der Chips (44) der ersten Chipanordnung freilassenden Bereich in das Füllmittel (45) eingebettet sind,
- c) Erzeugen von den Umverdrahtungen (47), die sich bis in den Bereich der zwischen den Chips befindlichen Halterahmenab schnitte erstrecken, wobei die derart positionierten Enden der Umverdrahtungsbahnen die Kontaktelemente (48) zur nach folgend aufzubauenden oder anzuordnenden Chipanordnung bil den,
- d) Aufbringen eines nicht-leitenden Klebemittels (49) zur Fi xierung der Chips (50) der zweiten Chipanordnung und zur Isolierung gegenüber den darunter liegenden Umverdrahtungs bahnen (47) derart, dass die Kontaktelemente (48) der ersten Chipanordnung frei liegen, und Aufbringen der Chips (50) der zweiten Chipanordnung,
- e) Aufbringen eines nicht-leitenden weiteren Füllmittels (51) zur Bildung eines Halterahmens derart, dass es die Chips (50) seitlich und oberseitig bis auf den Bereich Kontaktpads (52) der Chips (50) der zweiten Chipanordnung abdeckt, wobei die Kontaktelemente (48) der ersten Chipanordnung frei blei ben,
- f) Erzeugen der Umverdrahtungen (53) der zweiten Chipanordnung, die endseitig mit den Kontaktelementen (48) der ersten Chip anordnung kontaktiert werden, und
- g) gegebenenfalls ein- oder mehrmaliges Wiederholen der Schrit te d) bis f).
11. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Kontaktelemente (14; 36; 48) sowie die Umverdrahtungen
(20; 27, 28; 47) aus einem leitfähigen Polymer erzeugt werden.
12. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Kontaktelemente (14; 36; 48) sowie die Umverdrahtungs
bahnen (20; 27, 28; 47) aufgedruckt werden.
13. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass als Füllmittel (18; 34; 45) ein nicht-leitendes Polymer
verwendet wird.
14. Verfahren nach Anspruch 22,
dadurch gekennzeichnet,
dass das Füllmittel (18; 34; 45) aufgedruckt, aufgesprüht oder
aufgeschleudert wird.
15. Verfahren nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass nach dem Erzeugen des Halterahmens (17; 33), insbesondere
wenn dieser einen einen Chip (15; 26; 44, 50) bedeckenden Ab
schnitt aufweist, ein Schritt zur Reduzierung der Dicke des
Füllmittels (18; 34; 45) bei gleichzeitiger Einebnung der Flä
che erfolgt.
16. Verfahren nach Anspruch 15,
dadurch gekennzeichnet,
dass die Dickenreduktion durch nasses oder trockenes Ätzen oder
durch mechanische Behandlung erfolgt.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10153609A DE10153609C2 (de) | 2001-11-02 | 2001-11-02 | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
DE10164800A DE10164800B4 (de) | 2001-11-02 | 2001-11-02 | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
US10/285,924 US6714418B2 (en) | 2001-11-02 | 2002-11-01 | Method for producing an electronic component having a plurality of chips that are stacked one above the other and contact-connected to one another |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10153609A DE10153609C2 (de) | 2001-11-02 | 2001-11-02 | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
DE10164800A DE10164800B4 (de) | 2001-11-02 | 2001-11-02 | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10153609A1 DE10153609A1 (de) | 2003-05-15 |
DE10153609C2 true DE10153609C2 (de) | 2003-10-16 |
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Family Applications (1)
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DE10153609A Expired - Fee Related DE10153609C2 (de) | 2001-11-02 | 2001-11-02 | Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10153609C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004020497B3 (de) * | 2004-04-26 | 2006-01-19 | Infineon Technologies Ag | Verfahren zum Betreiben einer Antiblockier-Regelung für Fahrzeuge mit Vierradantrieb |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10345391B3 (de) * | 2003-09-30 | 2005-02-17 | Infineon Technologies Ag | Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul |
US20070069389A1 (en) * | 2005-09-15 | 2007-03-29 | Alexander Wollanke | Stackable device, device stack and method for fabricating the same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3579056A (en) * | 1967-10-21 | 1971-05-18 | Philips Corp | Semiconductor circuit having active devices embedded in flexible sheet |
US5111278A (en) * | 1991-03-27 | 1992-05-05 | Eichelberger Charles W | Three-dimensional multichip module systems |
US5324687A (en) * | 1992-10-16 | 1994-06-28 | General Electric Company | Method for thinning of integrated circuit chips for lightweight packaged electronic systems |
EP0611129A2 (de) * | 1993-02-08 | 1994-08-17 | General Electric Company | Eingebettetes Substrat für integrierte Schaltungsmodule |
US5455455A (en) * | 1992-09-14 | 1995-10-03 | Badehi; Peirre | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
US6117704A (en) * | 1999-03-31 | 2000-09-12 | Irvine Sensors Corporation | Stackable layers containing encapsulated chips |
-
2001
- 2001-11-02 DE DE10153609A patent/DE10153609C2/de not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3579056A (en) * | 1967-10-21 | 1971-05-18 | Philips Corp | Semiconductor circuit having active devices embedded in flexible sheet |
US5111278A (en) * | 1991-03-27 | 1992-05-05 | Eichelberger Charles W | Three-dimensional multichip module systems |
US5455455A (en) * | 1992-09-14 | 1995-10-03 | Badehi; Peirre | Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby |
US5324687A (en) * | 1992-10-16 | 1994-06-28 | General Electric Company | Method for thinning of integrated circuit chips for lightweight packaged electronic systems |
EP0611129A2 (de) * | 1993-02-08 | 1994-08-17 | General Electric Company | Eingebettetes Substrat für integrierte Schaltungsmodule |
DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
US6117704A (en) * | 1999-03-31 | 2000-09-12 | Irvine Sensors Corporation | Stackable layers containing encapsulated chips |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004020497B3 (de) * | 2004-04-26 | 2006-01-19 | Infineon Technologies Ag | Verfahren zum Betreiben einer Antiblockier-Regelung für Fahrzeuge mit Vierradantrieb |
DE102004020497B8 (de) * | 2004-04-26 | 2006-06-14 | Infineon Technologies Ag | Verfahren zur Herstellung von Durchkontaktierungen und Halbleiterbauteil mit derartigen Durchkontaktierungen |
Also Published As
Publication number | Publication date |
---|---|
DE10153609A1 (de) | 2003-05-15 |
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