JP3466145B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来の半導体装
置の一例を示す概略の構成図であり、同図（ａ）は平面
図、及び同図（ｂ）は同図（ａ）のＸ−Ｘ線における断
面図である。
置の一例を示す概略の構成図であり、同図（ａ）は平面
図、及び同図（ｂ）は同図（ａ）のＸ−Ｘ線における断
面図である。
【０００３】図２に示すように、この半導体装置は、半
導体チップ１の回路形成面上に絶縁膜２が設けられ、集
積回路の一部であるＡｌ（アルミニウム）電極３からこ
の絶縁膜２上にＣｕ（銅）配線４が設けられている。絶
縁膜２及びＣｕ配線４上は、回路保護用の樹脂５で封止
されている。また、Ｃｕ配線４の外部接続箇所である端
子表面４ａには、半田によるバンプ端子６が搭載されて
いる。
導体チップ１の回路形成面上に絶縁膜２が設けられ、集
積回路の一部であるＡｌ（アルミニウム）電極３からこ
の絶縁膜２上にＣｕ（銅）配線４が設けられている。絶
縁膜２及びＣｕ配線４上は、回路保護用の樹脂５で封止
されている。また、Ｃｕ配線４の外部接続箇所である端
子表面４ａには、半田によるバンプ端子６が搭載されて
いる。
【０００４】このような半導体装置は、次のように製造
される。まず、半導体ウエハ上に複数の集積回路を形成
し、絶縁膜２及びＣｕ配線４を設ける。更に、半導体ウ
エハ上の絶縁膜２及びＣｕ配線４を覆うように、樹脂５
を充填する。
される。まず、半導体ウエハ上に複数の集積回路を形成
し、絶縁膜２及びＣｕ配線４を設ける。更に、半導体ウ
エハ上の絶縁膜２及びＣｕ配線４を覆うように、樹脂５
を充填する。
【０００５】次に、樹脂５で覆われた半導体ウエハの表
面を研磨刃で平らに研磨し、Ｃｕ配線４の端子表面４ａ
を半導体ウエハ表面に露呈させる。そして、半導体ウエ
ハ表面に露呈した端子表面４ａ上にバンプ端子６を搭載
する。
面を研磨刃で平らに研磨し、Ｃｕ配線４の端子表面４ａ
を半導体ウエハ表面に露呈させる。そして、半導体ウエ
ハ表面に露呈した端子表面４ａ上にバンプ端子６を搭載
する。
【０００６】更に、高速回転する切削刃によって半導体
ウエハを切断して個々の半導体装置に分割する。これに
よって、図２のような半導体装置が得られる。
ウエハを切断して個々の半導体装置に分割する。これに
よって、図２のような半導体装置が得られる。
【０００７】このような半導体装置を回路基板に組み込
む時には、半導体チップ１の回路形成面を下にして、回
路基板の所定の位置にバンプ端子６が一致するように搭
載する。更に、回路基板をリフロー炉に入れてバンプ端
子６の半田を溶融させ、半導体装置を回路基板に接続す
る。
む時には、半導体チップ１の回路形成面を下にして、回
路基板の所定の位置にバンプ端子６が一致するように搭
載する。更に、回路基板をリフロー炉に入れてバンプ端
子６の半田を溶融させ、半導体装置を回路基板に接続す
る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、次のような課題があった。 （１） 半導体装置の裏面（即ち、回路形成面の反対側
の面）がＳｉ（シリコン）の結晶となっているので、こ
の半導体装置を回路基板に押しつけて実装する際に、半
導体チップ１の一部に欠けが発生し、その欠け片によっ
て接続不良が発生することがあった。
半導体装置では、次のような課題があった。 （１） 半導体装置の裏面（即ち、回路形成面の反対側
の面）がＳｉ（シリコン）の結晶となっているので、こ
の半導体装置を回路基板に押しつけて実装する際に、半
導体チップ１の一部に欠けが発生し、その欠け片によっ
て接続不良が発生することがあった。
【０００９】（２） バンプ端子６の位置が半導体装置
の裏面からは見えないので、この半導体装置を回路基板
に搭載するときに、所定の位置から外れるおそれがあっ
た。
の裏面からは見えないので、この半導体装置を回路基板
に搭載するときに、所定の位置から外れるおそれがあっ
た。
【００１０】（３） 半導体ウエハの表面全体を樹脂５
で封止した後、切断して個々の半導体装置に分割するた
め、切削刃が樹脂によって目詰まりして切削負荷が大き
くなり、半導体チップ１が欠けることがあった。
で封止した後、切断して個々の半導体装置に分割するた
め、切削刃が樹脂によって目詰まりして切削負荷が大き
くなり、半導体チップ１が欠けることがあった。
【００１１】（４） 半導体ウエハの表面全体を樹脂５
で封止した後、個々の半導体装置に切断するようにして
いるので、半導体ウエハ上の良品の数が少ない場合で
も、この半導体ウエハの表面全体に樹脂封止を施さねば
ならず、製造コストが高くなっていた。
で封止した後、個々の半導体装置に切断するようにして
いるので、半導体ウエハ上の良品の数が少ない場合で
も、この半導体ウエハの表面全体に樹脂封止を施さねば
ならず、製造コストが高くなっていた。
【００１２】本発明は、前記従来技術が持っていた課題
を解決し、製造中や実装中に破損するおそれのない半導
体装置とその製造方法を提供するものである。
を解決し、製造中や実装中に破損するおそれのない半導
体装置とその製造方法を提供するものである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体装置において、
半導体基板表面の回路形成面上に集積回路及び複数の電
極が形成された半導体チップと、前記半導体チップ全体
を収容できる深さの凹部を有する金属製のカバーと、前
記カバーの凹部の内部底面に前記半導体チップの裏面を
固定する導電性または熱伝導性を有する接着剤と、前記
カバー内に固定された半導体チップの回路形成面を封止
し、該カバーの凹部の縁と同じ高さまで充填された封止
樹脂と、前記半導体チップの電極を外部に導くために前
記回路形成面上に絶縁層を介して設けられ、外部接続用
の端子表面が前記封止樹脂の表面と同一平面となるよう
に形成された配線と、前記配線の外部接続用の端子表面
の上に形成されたバンプ端子とを備えている。
に、本発明の内の第１の発明は、半導体装置において、
半導体基板表面の回路形成面上に集積回路及び複数の電
極が形成された半導体チップと、前記半導体チップ全体
を収容できる深さの凹部を有する金属製のカバーと、前
記カバーの凹部の内部底面に前記半導体チップの裏面を
固定する導電性または熱伝導性を有する接着剤と、前記
カバー内に固定された半導体チップの回路形成面を封止
し、該カバーの凹部の縁と同じ高さまで充填された封止
樹脂と、前記半導体チップの電極を外部に導くために前
記回路形成面上に絶縁層を介して設けられ、外部接続用
の端子表面が前記封止樹脂の表面と同一平面となるよう
に形成された配線と、前記配線の外部接続用の端子表面
の上に形成されたバンプ端子とを備えている。
【００１４】第２の発明では、半導体装置において、第
１の発明と同様の半導体チップと、金属製のカバーと、
接着剤と、封止樹脂と、前記半導体チップの電極を外部
に導くために該電極上に設けられ、外部接続用の端子表
面が前記封止樹脂の表面と同一平面となるように形成さ
れたバンプと、前記バンプの外部接続用の端子表面の上
に形成されたバンプ端子とを備えている。
１の発明と同様の半導体チップと、金属製のカバーと、
接着剤と、封止樹脂と、前記半導体チップの電極を外部
に導くために該電極上に設けられ、外部接続用の端子表
面が前記封止樹脂の表面と同一平面となるように形成さ
れたバンプと、前記バンプの外部接続用の端子表面の上
に形成されたバンプ端子とを備えている。
【００１５】第３の発明では、第１または第２の発明に
おいて、加熱溶着によって前記カバーを回路基板に固定
するために該カバーの凹部の縁に前記バンプ端子と同様
のバンプを設けている。
おいて、加熱溶着によって前記カバーを回路基板に固定
するために該カバーの凹部の縁に前記バンプ端子と同様
のバンプを設けている。
【００１６】第４の発明では、第１〜第３の発明におけ
る接着剤として金または銀を用いている。
る接着剤として金または銀を用いている。
【００１７】第５の発明では、第１〜第４の発明におい
て、前記カバーの凹部の縁の周囲に樹脂製のダムを設け
ると共に、該ダムの内側に樹脂を塗布している。
て、前記カバーの凹部の縁の周囲に樹脂製のダムを設け
ると共に、該ダムの内側に樹脂を塗布している。
【００１８】第６の発明では、第１〜第５の発明におい
て、前記カバーの表面に搭載位置決め用のマークを付し
ている。
て、前記カバーの表面に搭載位置決め用のマークを付し
ている。
【００１９】第７の発明は、半導体装置の製造方法にお
いて、次のような分割工程と、接着工程と、封止工程
と、研磨工程と、搭載工程とを順次行うようにしてい
る。
いて、次のような分割工程と、接着工程と、封止工程
と、研磨工程と、搭載工程とを順次行うようにしてい
る。
【００２０】分割工程は、複数の集積回路が形成された
半導体ウエハを切り出して半導体基板表面の回路形成面
上に集積回路と外部接続用の複数の電極が形成された半
導体チップに分割するものである。接着工程は、凹部を
有する金属製のカバーの内側に前記半導体チップの裏面
を接着するものである。封止工程は、前記カバーの凹部
に接着された前記半導体チップを覆うように該凹部に封
止樹脂を充填するものである。研磨工程は、前記充填し
た封止樹脂の表面を平らに研磨して前記半導体チップの
電極の表面を露呈させるものである。搭載工程は、前記
研磨工程で露呈させた前記半導体チップの電極の表面に
バンプ端子を搭載するものである。
半導体ウエハを切り出して半導体基板表面の回路形成面
上に集積回路と外部接続用の複数の電極が形成された半
導体チップに分割するものである。接着工程は、凹部を
有する金属製のカバーの内側に前記半導体チップの裏面
を接着するものである。封止工程は、前記カバーの凹部
に接着された前記半導体チップを覆うように該凹部に封
止樹脂を充填するものである。研磨工程は、前記充填し
た封止樹脂の表面を平らに研磨して前記半導体チップの
電極の表面を露呈させるものである。搭載工程は、前記
研磨工程で露呈させた前記半導体チップの電極の表面に
バンプ端子を搭載するものである。
【００２１】本発明によれば、以上のように半導体装置
を構成したので、半導体チップの周囲が金属製のカバー
と封止樹脂で保護され、Ｓｉ等の半導体基板が表面に露
出することがない。これにより、製造中や実装中に破損
するおそれのない半導体装置が得られる。
を構成したので、半導体チップの周囲が金属製のカバー
と封止樹脂で保護され、Ｓｉ等の半導体基板が表面に露
出することがない。これにより、製造中や実装中に破損
するおそれのない半導体装置が得られる。
【００２２】
【発明の実施の形態】（第１の実施形態）図１（ａ），
（ｂ）は、本発明の第１の実施形態を示す半導体装置の
概略の構成図であり、同図（ａ）は平面図、及び同図
（ｂ）は同図（ａ）のＡ−Ａ線における断面図である。
図１（ａ），（ｂ）において、図２中の要素と共通の要
素には共通の符号が付されている。
（ｂ）は、本発明の第１の実施形態を示す半導体装置の
概略の構成図であり、同図（ａ）は平面図、及び同図
（ｂ）は同図（ａ）のＡ−Ａ線における断面図である。
図１（ａ），（ｂ）において、図２中の要素と共通の要
素には共通の符号が付されている。
【００２３】この半導体装置は、集積回路が形成された
半導体チップ１と、これを保護するための金属カバー８
及び封止樹脂９を有している。半導体チップ１の回路形
成面上には絶縁膜２が設けられ、集積回路の一部である
Ａｌ電極３から絶縁膜２上にＣｕ配線４が設けられてい
る。半導体チップ１の裏面は、Ａｇ（銀）等の導電性及
び熱伝導性を有する接着剤７で金属カバー８の内部底面
に固定されている。
半導体チップ１と、これを保護するための金属カバー８
及び封止樹脂９を有している。半導体チップ１の回路形
成面上には絶縁膜２が設けられ、集積回路の一部である
Ａｌ電極３から絶縁膜２上にＣｕ配線４が設けられてい
る。半導体チップ１の裏面は、Ａｇ（銀）等の導電性及
び熱伝導性を有する接着剤７で金属カバー８の内部底面
に固定されている。
【００２４】金属カバー８は、厚さ０．１ｍｍ程度のＦ
ｅ（鉄）またはＣｕ板をプレス加工して、半導体チップ
１が丁度収まる大きさの深さ０．２ｍｍ程度の凹部８ａ
を設けると共に、その周囲にフランジ部８ｂを設けたも
のである。
ｅ（鉄）またはＣｕ板をプレス加工して、半導体チップ
１が丁度収まる大きさの深さ０．２ｍｍ程度の凹部８ａ
を設けると共に、その周囲にフランジ部８ｂを設けたも
のである。
【００２５】金属カバー８の凹部８ａには、半導体チッ
プ１の絶縁膜２及びＣｕ配線４を覆ってフランジ部８ｂ
と同一平面を形成するように封止樹脂９が充填されてい
る。また、封止樹脂９の表面に露出したＣｕ配線４の外
部接続箇所である端子表面４ａと、金属カバー８のフラ
ンジ部８ｂには、半田によるバンプ端子６が搭載されて
いる。更に、金属カバー８の表面、即ち封止樹脂９が充
填されていない方の面には、半導体チップ１に設けられ
たバンプ端子６に対応する位置に、搭載位置決め用のマ
ークとして溝穴８ｃが設けられている。
プ１の絶縁膜２及びＣｕ配線４を覆ってフランジ部８ｂ
と同一平面を形成するように封止樹脂９が充填されてい
る。また、封止樹脂９の表面に露出したＣｕ配線４の外
部接続箇所である端子表面４ａと、金属カバー８のフラ
ンジ部８ｂには、半田によるバンプ端子６が搭載されて
いる。更に、金属カバー８の表面、即ち封止樹脂９が充
填されていない方の面には、半導体チップ１に設けられ
たバンプ端子６に対応する位置に、搭載位置決め用のマ
ークとして溝穴８ｃが設けられている。
【００２６】図３（ａ）〜（ｈ）は、図１の半導体装置
の製造方法の工程図である。以下、これらの図３（ａ）
〜（ｈ）を参照しつつ、図１の半導体装置の製造方法を
説明する。
の製造方法の工程図である。以下、これらの図３（ａ）
〜（ｈ）を参照しつつ、図１の半導体装置の製造方法を
説明する。
【００２７】（ａ） 工程１
半導体ウエハ１Ｗ上に複数の集積回路を形成し、絶縁膜
２、Ａｌ電極３及びＣｕ配線４を設ける。この時、保護
用の樹脂による封止は行わない。
２、Ａｌ電極３及びＣｕ配線４を設ける。この時、保護
用の樹脂による封止は行わない。
【００２８】（ｂ） 工程２
高速回転する切削刃Ｃによって半導体ウエハ１Ｗを切断
して個々の半導体チップ１に分割する。
して個々の半導体チップ１に分割する。
【００２９】（ｃ） 工程３
１枚のＦｅまたはＣｕ板に、プレス加工によって複数の
凹部８ａを一括形成した金属カバー８Ｗを用意してお
き、これらの凹部８ａに接着剤７を用いて半導体チップ
１の裏面を固定する。
凹部８ａを一括形成した金属カバー８Ｗを用意してお
き、これらの凹部８ａに接着剤７を用いて半導体チップ
１の裏面を固定する。
【００３０】（ｄ） 工程４
金属カバー８Ｗの凹部８ａに封止樹脂９を充填し、半導
体チップ１の絶縁膜２とＣｕ配線４の表面を封止する。
体チップ１の絶縁膜２とＣｕ配線４の表面を封止する。
【００３１】（ｅ） 工程５
金属カバー８Ｗの凹部８ａに充填した封止樹脂９の表面
を、研磨刃で平らに研磨し、この金属カバー８Ｗのフラ
ンジ部８ｂとＣｕ配線４の端子表面４ａを露呈させる。
を、研磨刃で平らに研磨し、この金属カバー８Ｗのフラ
ンジ部８ｂとＣｕ配線４の端子表面４ａを露呈させる。
【００３２】（ｆ） 工程６
研磨した封止樹脂９の表面をビデオカメラ等によって読
み取り、端子表面４ａの位置を検出する。更に、検出し
た端子表面４ａの位置に対応する金属カバー８Ｗの表
面、即ち端子表面４ａの反対側に、レーザビーム等を照
射して搭載位置決め用の溝穴８ｃを形成する。
み取り、端子表面４ａの位置を検出する。更に、検出し
た端子表面４ａの位置に対応する金属カバー８Ｗの表
面、即ち端子表面４ａの反対側に、レーザビーム等を照
射して搭載位置決め用の溝穴８ｃを形成する。
【００３３】（ｇ） 工程７
端子表面４ａの上と、金属カバー８Ｗのフランジ部８ｂ
の所定の位置に、バンプ端子６を搭載する。
の所定の位置に、バンプ端子６を搭載する。
【００３４】（ｈ） 工程８
金属カバー８Ｗのフランジ部８ｃを切削刃Ｃによって個
々の金属カバー８に切断する。これにより、図１の半導
体装置が完成する。
々の金属カバー８に切断する。これにより、図１の半導
体装置が完成する。
【００３５】このように製造された半導体装置を回路基
板に組み込む時には、半導体チップ１の回路形成面を下
にして、回路基板の所定の位置にバンプ端子６が一致す
るように搭載する。この時、金属カバー８の表面に形成
された溝穴８ｃによってバンプ端子６の位置を検出し、
この金属カバー８の表面を真空チャックで吸引して回路
基板の所定の位置に搭載する。更に、半導体装置やその
他の回路部品等が搭載された回路基板をリフロー炉に入
れ、バンプ端子６の半田を溶融させて半導体装置や回路
部品等を回路基板に接続する。
板に組み込む時には、半導体チップ１の回路形成面を下
にして、回路基板の所定の位置にバンプ端子６が一致す
るように搭載する。この時、金属カバー８の表面に形成
された溝穴８ｃによってバンプ端子６の位置を検出し、
この金属カバー８の表面を真空チャックで吸引して回路
基板の所定の位置に搭載する。更に、半導体装置やその
他の回路部品等が搭載された回路基板をリフロー炉に入
れ、バンプ端子６の半田を溶融させて半導体装置や回路
部品等を回路基板に接続する。
【００３６】以上のように、この第１の実施形態の半導
体装置は、次のような利点がある。 （ｉ） 半導体チップ１が金属カバー８と封止樹脂９で
覆われているので、損傷するおそれがない。
体装置は、次のような利点がある。 （ｉ） 半導体チップ１が金属カバー８と封止樹脂９で
覆われているので、損傷するおそれがない。
【００３７】（ii） 半導体チップ１は、Ａｇ等の熱伝
導性の接着剤７で金属カバー８に接続されているので、
放熱効果が大きい。
導性の接着剤７で金属カバー８に接続されているので、
放熱効果が大きい。
【００３８】（iii) 半導体チップ１は、電導性の接着
剤７で金属カバー８に接続され、かつこの金属カバー８
はバンプ端子６で回路基板に接続されるようになってい
るので、電磁的なシールド効果が得られる。
剤７で金属カバー８に接続され、かつこの金属カバー８
はバンプ端子６で回路基板に接続されるようになってい
るので、電磁的なシールド効果が得られる。
【００３９】（iv） 金属カバー８の表面に位置決め用
の溝穴８ｃが形成されているので、回路基板の正確な位
置に搭載することができる。
の溝穴８ｃが形成されているので、回路基板の正確な位
置に搭載することができる。
【００４０】（ｖ） 金属カバー８のフランジ部８ｂに
もバンプ端子６が設けられているので、回路基板に強固
に実装することができる。
もバンプ端子６が設けられているので、回路基板に強固
に実装することができる。
【００４１】（Vi） 半導体ウエハ１Ｗの表面を樹脂で
封止する前に切断して個々の半導体チップ１に分割する
ため、切削刃Ｃの目詰まりがなく、切断中に半導体チッ
プ１が欠けるおそれが少ない。
封止する前に切断して個々の半導体チップ１に分割する
ため、切削刃Ｃの目詰まりがなく、切断中に半導体チッ
プ１が欠けるおそれが少ない。
【００４２】（vii) 個々の半導体チップ１に切断した
後、金属カバー８に収容して樹脂封止を行うようにして
いるので、不良半導体チップに対する無駄な製造コスト
を排除することができる。
後、金属カバー８に収容して樹脂封止を行うようにして
いるので、不良半導体チップに対する無駄な製造コスト
を排除することができる。
【００４３】（第２の実施形態）図４は、本発明の第２
の実施形態を示す半導体装置の概略の構成図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。この半導体装置は、半導体チップ１表面のＡｌ電極
３上にＡｕ（金）バンプ端子１０が形成され、その面上
に半田によるバンプ端子６が形成された構造になってい
る。その他の構造は、図１と同様である。
の実施形態を示す半導体装置の概略の構成図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。この半導体装置は、半導体チップ１表面のＡｌ電極
３上にＡｕ（金）バンプ端子１０が形成され、その面上
に半田によるバンプ端子６が形成された構造になってい
る。その他の構造は、図１と同様である。
【００４４】この第２の実施形態の半導体装置は、前記
（ｉ）〜（vii)の利点に加えて、次の(viii)のような利
点がある。 (viii) バンプ端子６は、Ａｕバンプ端子１０と接合し
ているので、酸化膜がなく、接合不良が発生しない。
（ｉ）〜（vii)の利点に加えて、次の(viii)のような利
点がある。 (viii) バンプ端子６は、Ａｕバンプ端子１０と接合し
ているので、酸化膜がなく、接合不良が発生しない。
【００４５】（第３の実施形態）図５は、本発明の第３
の実施形態を示す半導体装置の概略の構成図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。この半導体装置は、金属カバー８のフランジ部８ｂ
の周囲に沿って絶縁樹脂によるダム１１が設けられると
共に、このダム１１の内部の封止樹脂９の表面に酸化防
止用の樹脂１２が塗布された構造になっている。その他
の構造は、図１と同様である。
の実施形態を示す半導体装置の概略の構成図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。この半導体装置は、金属カバー８のフランジ部８ｂ
の周囲に沿って絶縁樹脂によるダム１１が設けられると
共に、このダム１１の内部の封止樹脂９の表面に酸化防
止用の樹脂１２が塗布された構造になっている。その他
の構造は、図１と同様である。
【００４６】以上のように、この第３の実施形態の半導
体装置は、前記（ｉ）〜（vii)の利点に加えて、次の
（ix），（ｘ）のような利点がある。
体装置は、前記（ｉ）〜（vii)の利点に加えて、次の
（ix），（ｘ）のような利点がある。
【００４７】（ix） バンプ端子６と端子表面４ａの接
続部が樹脂１２で覆われるので、この接続部の酸化によ
るバンプ端子６の剥がれが防止できる。
続部が樹脂１２で覆われるので、この接続部の酸化によ
るバンプ端子６の剥がれが防止できる。
【００４８】（ｘ） 半導体装置の実装面、即ちバンプ
端子６側に薄く塗布された樹脂１２を有しているので、
温度変化による熱膨張ストレスがこの樹脂１２の表面に
集中する。これにより、バンプ端子６とＣｕ配線４の端
子表面４ａの界面へのストレスが緩和され、バンプ端子
６が剥がれるおそれがなくなる。
端子６側に薄く塗布された樹脂１２を有しているので、
温度変化による熱膨張ストレスがこの樹脂１２の表面に
集中する。これにより、バンプ端子６とＣｕ配線４の端
子表面４ａの界面へのストレスが緩和され、バンプ端子
６が剥がれるおそれがなくなる。
【００４９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（Ａ）〜（Ｊ）のようなものがある。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（Ａ）〜（Ｊ）のようなものがある。
【００５０】（Ａ） 金属カバー８内に１個の半導体チ
ップ１を配置しているが、複数の半導体チップを配置し
ても良い。
ップ１を配置しているが、複数の半導体チップを配置し
ても良い。
【００５１】（Ｂ） 金属カバー８の内部を封止樹脂９
で充填しているが、半導体チップ１の表面にのみ樹脂を
塗布するようにしても良い。
で充填しているが、半導体チップ１の表面にのみ樹脂を
塗布するようにしても良い。
【００５２】（Ｃ） 接着剤７、Ａｌ電極３、Ｃｕ配線
４、バンプ端子６、Ａｕバンプ端子１０等の材質は、例
示したものに限定されず、その機能を果たすものであれ
ばどのような材料でも同様に適用可能である。
４、バンプ端子６、Ａｕバンプ端子１０等の材質は、例
示したものに限定されず、その機能を果たすものであれ
ばどのような材料でも同様に適用可能である。
【００５３】（Ｄ） 半導体チップ１と金属カバー８は
Ａｇの接着剤７で固定しているが、半導体チップ１の裏
面と金属カバー８の内部底面に予めＡｕめっきを施して
おき、加熱溶着するようにしても良い。
Ａｇの接着剤７で固定しているが、半導体チップ１の裏
面と金属カバー８の内部底面に予めＡｕめっきを施して
おき、加熱溶着するようにしても良い。
【００５４】（Ｅ） 半導体チップ１の裏面を所定の電
位に接続する必要がない場合には、半導体チップ１と金
属カバー８を絶縁性の接着剤７で固定しても良い。
位に接続する必要がない場合には、半導体チップ１と金
属カバー８を絶縁性の接着剤７で固定しても良い。
【００５５】（Ｆ） 半導体チップ１の裏面を電気的に
接続する必要がなく、かつＣｕ配線４の端子表面４ａだ
けで回路基板に強固に接続できる場合には、金属カバー
８のフランジ部８ｂにバンプ端子６を設ける必要はな
い。また、金属カバー８にフランジ部８ｂを設ける必要
もない。
接続する必要がなく、かつＣｕ配線４の端子表面４ａだ
けで回路基板に強固に接続できる場合には、金属カバー
８のフランジ部８ｂにバンプ端子６を設ける必要はな
い。また、金属カバー８にフランジ部８ｂを設ける必要
もない。
【００５６】（Ｇ） バンプ端子６の大きさや間隔等に
余裕があって、搭載位置がずれるおそれのない場合に
は、金属カバー８の表面に搭載位置決め用の溝穴８ｃを
設ける必要はない。
余裕があって、搭載位置がずれるおそれのない場合に
は、金属カバー８の表面に搭載位置決め用の溝穴８ｃを
設ける必要はない。
【００５７】（Ｈ） 図３の工程３で、複数の凹部８ａ
を一括形成した金属カバー８Ｗに半導体チップ１を固定
して、樹脂封止や研磨等の一括処理を施した後、工程８
で個々の金属カバー８に切断分離している。大型の金属
カバー８を用いる場合等には、個別の金属カバー８に半
導体チップ１を固定しても良い。
を一括形成した金属カバー８Ｗに半導体チップ１を固定
して、樹脂封止や研磨等の一括処理を施した後、工程８
で個々の金属カバー８に切断分離している。大型の金属
カバー８を用いる場合等には、個別の金属カバー８に半
導体チップ１を固定しても良い。
【００５８】（Ｉ） 図３の工程６で、金属カバー８の
表面にレーザビームを照射して、搭載位置決め用の溝穴
８ｃを設けているが、端子位置の認識ができるものであ
れば、インク等によるマークでも同様に適用可能であ
る。また、搭載位置を正確に示すことができるものであ
ればよく、すべてのバンプ端子６に対応して位置決め用
のマークを施す必要はない、
表面にレーザビームを照射して、搭載位置決め用の溝穴
８ｃを設けているが、端子位置の認識ができるものであ
れば、インク等によるマークでも同様に適用可能であ
る。また、搭載位置を正確に示すことができるものであ
ればよく、すべてのバンプ端子６に対応して位置決め用
のマークを施す必要はない、
【００５９】（Ｊ） 図５の半導体装置では、金属カバ
ー８のフランジ部８ｂの周囲に絶縁樹脂によるダム１１
を設けているが、金属カバー８を内側に変形させてダム
を形成するようにしても良い。
ー８のフランジ部８ｂの周囲に絶縁樹脂によるダム１１
を設けているが、金属カバー８を内側に変形させてダム
を形成するようにしても良い。
【００６０】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、半導体チップは導電性または熱伝導
性を有する接着剤によって金属製のカバーの凹部に固定
され、かつこの半導体チップの回路形成面が封止樹脂に
よって封止されている。これにより、Ｓｉ等の半導体基
板が表面に露出することがなく、実装中等に破損するお
それがなく、かつ、良好な放熱効果やシールド効果が得
られる。
２の発明によれば、半導体チップは導電性または熱伝導
性を有する接着剤によって金属製のカバーの凹部に固定
され、かつこの半導体チップの回路形成面が封止樹脂に
よって封止されている。これにより、Ｓｉ等の半導体基
板が表面に露出することがなく、実装中等に破損するお
それがなく、かつ、良好な放熱効果やシールド効果が得
られる。
【００６１】
【００６２】第３の発明によれば、カバーの凹部の縁に
回路基板に固定するためのバンプを設けている。これに
より、半導体チップの基板面を所定の電位に接続するこ
とができ、かつ良好な放熱効果を得られる。
回路基板に固定するためのバンプを設けている。これに
より、半導体チップの基板面を所定の電位に接続するこ
とができ、かつ良好な放熱効果を得られる。
【００６３】第４の発明によれば、半導体チップを金属
製のカバーに接続するために、金または銀の接着剤を用
いている。これにより、半導体チップをカバーに、電気
的かつ機械的に確実に接続することができる。
製のカバーに接続するために、金または銀の接着剤を用
いている。これにより、半導体チップをカバーに、電気
的かつ機械的に確実に接続することができる。
【００６４】第５の発明によれば、カバーの凹部の縁に
ダムを設け、このダムの内側に樹脂を塗布している。こ
れにより、バンプ端子と電極の接続部が樹脂で覆われる
ので、接続部の酸化による剥がれが防止される。更に、
半導体チップの外部接続用の電極とバンプ端子との間の
温度変化による熱膨張ストレスが樹脂で緩和され、バン
プ端子が熱膨張ストレスによって剥がれるおそれがなく
なる。
ダムを設け、このダムの内側に樹脂を塗布している。こ
れにより、バンプ端子と電極の接続部が樹脂で覆われる
ので、接続部の酸化による剥がれが防止される。更に、
半導体チップの外部接続用の電極とバンプ端子との間の
温度変化による熱膨張ストレスが樹脂で緩和され、バン
プ端子が熱膨張ストレスによって剥がれるおそれがなく
なる。
【００６５】第６の発明によれば、カバーの表面に搭載
位置決め用のマークを付している。これにより、半導体
装置を回路基板の正しい位置に搭載することができる。
位置決め用のマークを付している。これにより、半導体
装置を回路基板の正しい位置に搭載することができる。
【００６６】第７の発明によれば、分割工程において樹
脂で封止される前の半導体ウエハから半導体チップを切
り出すようにしている。これにより、切り出し用の切削
刃が樹脂で目詰まりを起こすことがなく、分割中に半導
体チップが欠けるおそれがない。更に、個々の半導体チ
ップに分割した後、封止処理を行うようにしているの
で、不良の半導体チップに対して樹脂封止を行うという
無駄を排除することができる。
脂で封止される前の半導体ウエハから半導体チップを切
り出すようにしている。これにより、切り出し用の切削
刃が樹脂で目詰まりを起こすことがなく、分割中に半導
体チップが欠けるおそれがない。更に、個々の半導体チ
ップに分割した後、封止処理を行うようにしているの
で、不良の半導体チップに対して樹脂封止を行うという
無駄を排除することができる。
【図１】本発明の第１の実施形態を示す半導体装置の概
略の構成図である。
略の構成図である。
【図２】従来の半導体装置の一例を示す概略の構成図で
ある。
ある。
【図３】図１の半導体装置の製造方法の工程図である。
【図４】本発明の第２の実施形態を示す半導体装置の概
略の構成図である。
略の構成図である。
【図５】本発明の第３の実施形態を示す半導体装置の概
略の構成図である。
略の構成図である。
１ 半導体チップ
２ 絶縁膜
３ Ａｌ電極
４ Ｃｕ配線
４ａ 端子表面
６ バンプ端子
７ 接着剤
８ 金属ケース
９ 封止樹脂
１０ Ａｕバンプ端子
１１ ダム
１２ 樹脂
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/28
H01L 21/56
H01L 21/60 311
H01L 23/12 501
Claims (6)
- 【請求項１】 半導体基板表面の回路形成面上に集積回
路及び複数の電極が形成された半導体チップと、 前記半導体チップ全体を収容できる深さの凹部を有する
金属製カバーと、 前記カバーの凹部の内部底面に前記半導体チップの裏面
を固定する導電性または熱伝導性を有する接着剤と、 前記カバー内に固定された半導体チップの回路形成面を
封止し、該カバーの凹部の縁と同じ高さまで充填された
封止樹脂と、 前記半導体チップの電極を外部に導くために前記回路形
成面上に絶縁層を介して設けられ、外部接続用の端子表
面が前記封止樹脂の表面と同一平面となるように形成さ
れた配線と、 前記配線の外部接続用の端子表面の上に形成されたバン
プ端子とを備え、 前記カバーの凹部の縁の周囲に樹脂製のダムを設けると
共に、該ダムの内側に樹脂を塗布したことを特徴とする
半導体装置。 - 【請求項２】 半導体基板表面の回路形成面上に集積回
路及び複数の電極が形成された半導体チップと、 前記半導体チップ全体を収容できる深さの凹部を有する
金属製カバーと、 前記カバーの凹部の内部底面に前記半導体チップの裏面
を固定する導電性または熱伝導性を有する接着剤と、 前記カバー内に固定された半導体チップの回路形成面を
封止し、該カバーの凹部の縁と同じ高さまで充填された
封止樹脂と、 前記半導体チップの電極を外部に導くために該電極上に
設けられ、外部接続用の端子表面が前記封止樹脂の表面
と同一平面となるように形成されたバンプと、 前記バンプの外部接続用の端子表面の上に形成されたバ
ンプ端子とを備え、 前記カバーの凹部の縁の周囲に樹脂製のダムを設けると
共に、該ダムの内側に樹脂を塗布したことを特徴とする
半導体装置。 - 【請求項３】 加熱溶着によって前記カバーを回路基板
に固定するために該カバーの凹部の縁に前記バンプ端子
と同様のバンプを設けたことを特徴とする請求項１また
は２記載の半導体装置。 - 【請求項４】 前記接着剤は金または銀であることを特
徴とする請求項１〜３のいずれか１つに記載の半導体装
置。 - 【請求項５】 前記カバーの表面に搭載位置決め用のマ
ークを付したことを特徴とする請求項１〜４のいずれか
１つに記載の半導体装置。 - 【請求項６】 複数の集積回路が形成された半導体ウェ
ハを切り出して半導体基板表面の回路形成面上に集積回
路と外部接続用の複数の電極が形成された半導体チップ
に分割する分割工程と、 凹部を有する金属製のカバーの内側に前記半導体チップ
の裏面を接着する接着工程と、 前記カバーの凹部に接着された前記半導体チップを覆う
ように該凹部に封止樹脂を充填する封止工程と、 前記充填した封止樹脂の表面を平らに研磨して前記半導
体チップの電極の表面を露呈させる研磨工程と、 前記研磨工程で露呈させた前記半導体チップの電極の表
面にバンプ端子を搭載する搭載工程とを、 順次行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297838A JP3466145B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297838A JP3466145B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110862A JP2002110862A (ja) | 2002-04-12 |
| JP3466145B2 true JP3466145B2 (ja) | 2003-11-10 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP3466145B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3942500B2 (ja) | 2002-07-02 | 2007-07-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6998532B2 (en) | 2002-12-24 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Electronic component-built-in module |
| DE10329575A1 (de) * | 2003-06-30 | 2005-01-20 | Robert Bosch Gmbh | Baueinheit mit einem wannenförmigen Gehäuseteil und mit einem darin befindlichen Vergusswerkstoff |
| JP4513302B2 (ja) * | 2003-10-07 | 2010-07-28 | カシオ計算機株式会社 | 半導体装置 |
| KR100818101B1 (ko) * | 2006-11-08 | 2008-03-31 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩 사이즈 패키지 |
| JP2009246404A (ja) * | 2009-07-30 | 2009-10-22 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| US8951841B2 (en) * | 2012-03-20 | 2015-02-10 | Infineon Technologies Ag | Clip frame semiconductor packages and methods of formation thereof |
| JP2015070146A (ja) * | 2013-09-30 | 2015-04-13 | 力成科技股▲分▼有限公司 | 半導体装置 |
| WO2019044177A1 (ja) * | 2017-08-30 | 2019-03-07 | 日立オートモティブシステムズ株式会社 | パワー半導体装置及びその製造方法 |
| EP3866187A1 (en) * | 2020-02-12 | 2021-08-18 | Infineon Technologies Austria AG | A semiconductor device comprising an embedded semiconductor die and a method for fabricating the same |
-
2000
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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