JPS60180000A - 電界効果トランジスタとプログラム可能読取り専用メモリとを有する集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体上に集積され、絶縁ゲート電界効果トラ
ンジスタで構成された制御ユニットにより制御される消
去可能なプログラム可能メモリセルの少なくとも１つの
メモリマ）　ＩＪフックス有する論理メモリ回路に関す
るものである。

ＥＲＯＭ（消去およびプログラム可能読取り専用メモリ
、Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅ
ａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）およびｔ＋ｅｐｌｉｏ
ｕ　＜電気的消去およびプログラム可能読取り専用メモ
リ、Ｅｌｅｃｔｒｉｃａｌｌｙ　ＢｒａｓａｂｌｅＰｒ
ｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏ
ｒｙ）タイプのプログラム可能不揮発性メモリは、電気
計算機またはマイクロプロセッサのメモリユニットを簡
単にプログラミング、消去および再プログラミングでき
る利点があり、この結果新しいプログラムを導入する融
通性が増すために、最近益々普及している。

この場合このようなＥＦ　ＲＯＭまたはＥＩＥ　ＰＲＯ
Ｍは、多くの場合計算機またはマイクロプロセラササ部
分を形成する別の演算および制御ユニットと共に半導体
上に集積されるのが普通である。

ＢＦ　ＲＯＭまたはＢＥ　ＦＲＯＭのプログラミングは
通常半導体上の他の半導体素子の作動電圧よりも著しく
高い作動電圧、即ちＢＦ　ＲＯＭまたはＢＥ　ＦＲＯＭ
を構成する半導体領域の逆方向に作動される半導体接合
の降伏電圧の直ぐ下の電圧を必要とする。

前記の他の半導体素子、特に正しいプログラミング電圧
を加えるべきメモリのセルの選択に必要な半導体素子を
メモリのプログラミング電圧に合せるために、比較的大
きなチャネル長を有する電界効果トランジスタを使用す
ることができる。実際に、チャネルが長ければ長い程ソ
ース／ドレイン降伏電圧はそれだけ高くなる。１０μｍ
のチャネル長をもつ電界効果トランジスタは例えば２０
Ｖのソースとドレイン間の電圧に耐えることができるが
、２．５μｍのチャネル長のものではこの電圧は１０Ｖ
以下に下がることがある。けれども、大きなチャネル長
を有する電界効果トランジスタはスイッチング速度に好
ましくない不利な影響を与える。

本発明の目的は、メモリマトリックスのプログラミング
に高いプログラミング電圧が必要とされるに拘らず、そ
の読出し速度に不利に影響することのないように（プロ
グラミング電圧に関する降伏電圧の観点から）比較的小
さなチャネル長をもつトランジスタを使用するようにし
た冒頭記載の様式の集積メモリ回路を得ることにある。

本発明によれば、冒頭に記載した様式の集積メモリ回路
は次の点を特徴とする、即ち、制御ユニットは、電流導
通状態において複数の電界効果トランジスタのソースと
ドレイン間の降伏電圧よりも高いが電流非導通状態にお
いてはこの降伏電圧よりも低いプログラミング電圧をメ
モリマトリックスに供給するプログラミング装置と、そ
′の論理情報を記録する量制御ユニットの電界効果トラ
ンジスタを電流非導通状態にしおよび／または保つスイ
ッチング装置とを有する。

本発明は、電界効果トランジスタのソース／ドレイン降
伏電圧は、このような電界効果トランジスタが電流導通
状態よりも電流非導通状態にあれば著しく高いという効
果を利用したものである。

この手法により、一方においては高い読出し速度が可能
であり、他方においては論理情報特に電界効果トランジ
スタのメモリ部分に対する選択およびデータ情報は、こ
れ等トランジスタが最早や電流導通していないに拘らず
保持される。したがって、メモリの高いプログラミング
電圧を受けるトランジスタはプログラミングサイクルの
間は非導通状態でなくてはならずまたその論理情報を変
えてはならない。これには、プログラミングサイクルの
間論理情報を保持するのに合った昏込み／続出し論理上
よびバッファを必要とする。プログラミング情報が加え
られる時、この情報は前記の比較的高いプログラミング
電圧が存する限り保持（例えばフリップフロップＫ）さ
れねばならないＱこの状態は、たとえこのサイクルの開
成る干渉信号（アドレスデータおよび／または制御信号
）が変わっても保持されねばならない。

プログラム可能なタイプのトランジスタは不揮発性書込
み／読出しメモリ（不揮発性ＲＡ　Ｍ）にも使用できる
ので、以上の説明から本発明はこの種のメモリにも適用
できることは明らかであろう。

この方策は、より速い回路が使用できるという以外に、
プログラミングサイクルの間外部母線（データまたはア
ドレス線）は任意の他の回路を作動するのもあるいは次
のサイクルに対する情報を準備するのも自由であるとい
う付加的な利点をもつ。

以下本発明を添付の図面を参照して実施例によって説明
する。

第１図から４図は、１９８３年１２月９日に出願された
ドイツ国特許出願第８：３　、０４２５６号の第５図か
ら８図に相当するものである。本発明をよく理解する上
で、先ず１３８ＦＲＯＭを有する論理回路を考察する。

第１図は、ＩＥＢ　ＰＲＯＭタイプのメモリの一部を人
力／出力電子素子の一部と共に示す。メモリセルは例と
してＭｌｌ−−−Ｍ１８．−一−ＭＮＩ−−−ＭＮＩ８
およびＭ２Ｏ−−１およびＭ　Ｎ９−ｍ−で示した８ビ
ツトの語（バイト）で分けられている。各メモリセルは
メモＩＪ　）ランジスクＴ１を有し、そのフローティン
グゲート電極には、このフローティングゲートを薄いト
ンネル酸化層を経てこのトランジスタのドレイン領域と
結合するシンボルとして矢印が設けである。

メモリトランジスタのドレイン領域は選択トランジスタ
Ｔ２に接続され、このトランジスタＴ２のゲートは、イ
ンパーク２３で駆動される語線１４，１−−−１４Ｎに
接続され、前記のインバータの出力は高電圧＋１Ｖにさ
れることができる。このインパークの構造は後に説明す
る。トランジスタＴ１のソース領域はトランジスタＴ３
を経て共通に接地されている。このトランジスタにより
浮遊電位が前記のメモリトランジスタのソース領域に与
えられる。

ビット　（垂直）線１２．１−１２．８および１２，９
は、電界効果トランジスタＴ４．Ｔ５．　Ｔ６−−−を
経て読出し線Ｓ。−ｍ−８７に接続される。前記のトラ
ンジスタＴ４ＰＴ５およびＴ６−−−−は夫々ｙ選択線
ｙ１およびｙ２−−−に接続され、これ等のｙ選択線は
夫々インハーク２４．１および２４．２−−−一に接続
される。

１バイトのセルに共通なゲート２０，１−〜−−２ＯＮ
は語線１４とトランジスタＴ８で駆動されるトランジス
タＴ７を経て線Ｐ／Ｅに接続され、前記のトランジスタ
Ｔ８はｙ選択線ｙｌ　、　ｙ　２によって駆動される。

読取し線Ｓ。−−−−Ｓ、は人力／出力ブロック１０に
接続されるが、第１図には図面を見易くするために読取
し線Ｓ。と接続されたブロック１０のみを示しである。

このブロック１０は人力としてＮＡ　ＮＤアゲート５を
有し、このゲートの人力には書込み信号ＷとデータＤと
が供給される。このゲート２５の出力はインパーク２６
に接続され、このインバータによって；高電圧１１Ｖが
読出し線Ｓ。に供給され、制御信号が読出し電圧発生器
２７に供給される。この読出し電圧発生器２７は低い読
出し電圧を読出し線Ｓ。に供給する。この読出し線Ｓ。

は更に電流検出増幅器２８に接続され、記憶された情報
を読出す。前記の読出し電圧発生器２７と電流検出増幅
器２８とは必要ならば１つの共通な回路としてもよい。

線Ｐ／Ｅはブロック２９に接続されている。このブロッ
クは第１インバータ３０を有し、このインパークの人力
には消去信号Ｅが供給される。前記の第１インバータ３
０の出力は第２インバータ３１の人力に接続され、この
第２インバータによって高電圧ＨＶが線Ｐ／Ｅに供給さ
れる。更に、前記の第２インバータ３１は電圧発生器３
２に接続され、この電圧発生器によって、第１インバー
タ３０で供給された出力信号に応じて、読出し電圧Ｖ。

を線Ｐ／Ｅに供給することができる。

ここに述べた種類のメモリは、プログラミングおよび／
または消去に必要な高い電圧（２０ｖ台）を発生するチ
ャージポンプ（ｃｈａｒｇｅ　ｐｕｍｐ）または電圧増
倍器をそなえるのが普通である。このことは、利用者に
対して、通常のＣ−ＭＯＳ論理を働かずのに必要な５■
の普通の供給電圧で足りるという利点をもつ。したがっ
て、インハーク２３，２４．２６および３１に対し、通
常の論理電圧（Ｃ−ｉＡ　Ｏ３に対する０と５Ｖ）から
これより可成り高いプログラミング電圧を出すことので
きる特別なバッファ段が必要である。このバッファはチ
ャージポンプから直流電流を取出してはならない。

第２図は、直流を流すことなしに低電圧から高電圧を取
出すのに使用できる高電圧バッファの回路図を示す。Ｃ
−ＭＯ３技法に従って構成されたこのバッファは、低電
圧の供給線ＶＣＣて作動されるインバータ３５に接続さ
れる。このインバータ３５は、ソースが供給線に接続さ
れたｐ−チャネルトランジスタとソースが接地されたロ
ーチャネルトランジスタとより成る。このインバータ３
５の出力は、ソースが接地されたｎ−チャＸ、ルトラン
ジスタＴ３６とソースが点Ｂに接続されたｐ−チャネル
トランジスタＴ３７とを有するインバータの人力（点Δ
）に接続される。前記の点Ｂに加えられる電圧はＶＣＣ
とＶ２Ｏ間で変化することができる（第３図）。

出力信号は出力３８で取出すことができる。この出力３
８は、動作中に直流電流がインバータを通って流れるの
を阻止するために、ｐ−チャネルトランジスタＴ３９を
経てフィードバックされる。更に電流が点へ（トランジ
スタＴ３９を経て高電圧Ｖ。にされた）からインバータ
３５を経て流出するのを阻止するために、点Ａとインバ
ータ３５の出力Ｃとの間に、ゲート４１をＶＣＣに接続
したｎ−チャネルトランジスタＴ４０が接続される。

第２図に示したバッファの動作を更に説明するために、
回路の種々の点に加えられる電圧の時間に関する線図を
第３図に示す。曲線ａは点已における電圧を表わし、曲
線Ｃはインバータ３５の出力Ｃにおける出力電圧を表わ
す。曲線すは出力３８にあける出力電圧を表わす。第３
図では例としてインバータ３５は、電圧Ｖｃｃ　（論理
゛１″′）を出しまた供給電圧Ｖ。Ｃが点Ｂに供給され
る状態から出発する。

ｎ−チャネルトランジスタＴ４０はカットオフされ、点
Ａは、ｐ−チャネルトランジスタＴ３９が導通している
ため電圧ＶＣＣにある（出力３８はＯＶ）。１゜ではイ
ンバータ３５の出力信号は大地電位に減少する。ｎ−チ
ャネルトランジスタＴ４０は導通になるので、点Ａもま
た大地に接続され（未だ導通しているｐ−チャネルトラ
ンジスタＴ３９は非常に小さいので高い抵抗を有するも
のとする）、その結果ｎ−チャネルトランジスタＴ３６
はカットオフになり、とチャネルトランジスタ丁３７は
導通になる。出力３８の電圧はＶ。０に下がり、その結
果ｐ−チャネルトランジスタＴ３９はカットオフされる
。　ｔ、では点Ｂの電圧はＶ。０からＶＨ（例えば２０
ｖ）に増加する。

出力３８は導通しているｐ−チャネルトランジスタＴ３
７を経てＶ□に充電される。若し続いて（ｔ２で）ｖＩ
（が再びＶ。０に減少すると、出力電圧もまたｖｏ。に
減少する。ｔ、ではインバータ３５の人力信号は０■に
減少し、この結果インバータ３５の出力Ｃの電圧はＶ。

０に増加する。点へにおける電位はｖｃｃ　ｖｔｏに増
加するが、この場合ＶＴＲはｎ−チャネルトランジスタ
Ｔ４０のしきい電圧を表わす。ρ−チャネルトランジス
タＴ３７はこの時カットオフされるかまたは殆んどカッ
トオフされ、ｎ−チャネルトランジスタＴ３６は導通と
なり、このため出力３８のｉｔ位は減少し、この結果ｐ
−チャネルトランジスタＴ３９は導通して点Ａを更にＶ
ＣＣに充電し、一方ｎ−チャネルトランジスタＴ４０と
ｐ−チャネルトランジスタＴ３７は完全にカットオフさ
れる。若しいま点Ｂの電Ｊをチャージポンプによって再
びｖＨにすべきならば、点Ａもｐ−チャネルトランジス
タＴ３９を経て値ＶＨに充電される。ｐ−チャネルトラ
ンジスタＴ３７のソースとゲートとの電圧差Ｖｑｓはこ
の場合このトランジスタのしきい電圧に保たれ、このた
めこのトランジスタは導通にはならない。同時に、ｎ−
チャネルトランジスタＴ４０のＶＣＳもまたしきい値以
下のままなので、電流は点Ｂよりｐ−チャネルトランジ
スタＴ３９およびｎ−チャネルトランジスタＴ４０を経
てインバータ３５に流れることができない。このように
、ｐ−チャネルトランジスタＴ３９を経てのフィードバ
ックは、直流電流がバッファを通って流れるのを防ぐ。

インバータ２３と２４は第２図に示すようにバッファで
構成することができ、この場合インバータ３５は周辺回
路のＮＡＮ口、ＮＯＲまたはその他の論理Ｃ−ＭＯＳブ
ロックで置き換えることができる。

第４図は、インバータ２６とこの実施例では前述の電流
検出器２８と組み合されてブロック５０の形の１つの構
造ユニットをなす読出し電圧発生器２７との回路図を示
す。第４図において破線で取囲まれたブロック５０は、
１９８０年６月発行ｒ　Ｉ、　Ｅ、Ｅ、ε。

Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌ　ｉｄ　５ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ　Ｊ　Ｎｒ、３．Ｖｏｌ。

ＳＣ−１５，３１１−３１５頁の［１，Ｇｉｅｂｅｌ　
の論文”Ａｎ　８に巳ＢＰＲＯＭ　Ｕｓｉｎｇ　ｔｈｅ
　Ｓｉｍｏｓ　Ｓｔｏｒａｇｅ　Ｃｅｌ　ｌ”の特に第
６図およびそれの関連説明に記載された読出し増幅器と
同じタイプである。この増幅器は、ソース領域が接地さ
れまたゲートＧ１２が読出し線Ｓ。−一一一８７の１つ
に接続されたローチャネル人力トランジスタＴＩ２を有
する。このトランジスタＴ１２のドレインは付加トラン
ジスタＴ１３を経て供給練り。０に接続される。この場
合、付加トランジスタＴ１３はｐ−チャネルトランジス
タであるが、この付加トランジスクＴ１３は前記の刊行
物の場合のようにｎ−チャネルトランジスタに代えても
よく或いはまた抵抗に代えてもよい。付加トランジスタ
Ｔ１３のゲートは固定電圧に接続される。増幅器（イン
バータ汀１２、Ｔ１３の出力りは２つの直列ローチャネ
ルトランジスタＴｌ　４．　Ｔｌ　５のゲートに接続さ
れる。ｎ−チャネルトランジスタＴ１４のソースはｎ−
チャネル人力トランジスタＴ１２のゲートＧ１２に接続
され、一方ｎ−チャネルトランジスタＴ１４のドレイン
はｎ−チャネルトランジスタＴ１５のソースに接給され
る。ｎ−チャネルトランジスタＴ１５のドレインは供給
線ＶＣＣに接続される。ｎ−チャネルトランジスタＴ１
４と７１５間の接続点Ｅは、抵抗として接続されたｐ−
チャネルトランジスタＴ１６のドレインに接続され、そ
のゲートは固定電位にまたそのソースは供給線Ｖ。Ｃに
接続される。ここで使用されているｐ−チャネルトラン
ジスタＴ１６０代わりに、前記の刊行物に記載されてい
るように、ゲートを供給線Ｖ。０に接続したｎ−チャネ
ルトランジスタを用いてもよい。

前記のトランジスタＴＩ　２−７１６を有する回路の動
−作に対しては前記の刊行物を参照にできる。原理的に
は、この動作は次のことに基づいている、即ち、読出さ
れるセルが非導通状態にある場合には、ρ−チャネ）レ
トランジスタＴ１６のソースとドレインの間に殆んど電
圧降下を生じることなしにこのトランジスタＴ１６によ
ってそっくり供給され、トランジスタＴ１４を経て、接
続された線Ｓ１　に流れることができるような低い電流
を必要とする。読出されるセルが導通していて高い電流
を要する場合には、ゲートＧ１２　における電圧のこれ
に伴う減少が逆になり、出力りを経てローチャネルトラ
ンジスタＴ１５のゲートに通され、この結果このトラン
ジスタは導通する。ゲー）Ｇ１２および接続された線Ｓ
＋の電圧を所望の電圧ｖｃ（種々のトランジスタの寸法
によって決まる）に一定に保つのに必要な特別な電流は
、ローチャネルトランジスタＴ１５によって供給するこ
とができる。

接続点Ｅに生じる電圧変動は、ソースを大地（負の供給
線）に接続した叶チャネルトランジスタＴ１９とソース
を正の供給線Ｖ。に接続したｐ−チャネルトランジスタ
Ｔ２０を有するインパーク段によって検出される。前記
のトランジスタＴ１９とＴ２０のドレイン領域は出力Ｆ
に接続され、この出力で出力信号が取出される。

第１図のバッファ（インバータ）２６と３１１；１１４
図に回路５１で示されている。このバッファは第２図の
バッファの出力段と次の点で相違する、即ちこの場合に
はｐ−チャネルトランジスタＴ２７が出力とｎ−チャネ
ルトランジスタＴ２６との間に挿入されている。このト
ランジスタは、トランジスタＴ３０を経て供給される制
御信号Ｋが５■になると、線Ｓｔ　に接続されたバッフ
ァの出力Ｈが０■に放電されないようにするためのもの
である。実際に、出力Ｈがｐ−チャネルトランジスタＴ
２７のり、がそのしきい電圧よりも低い程度上放電され
ると、このトランジスタＴ２７はカットオフされ、出力
Ｈにおける電圧はブロック５０によって決まる。

第５図は書込み／消去サイクルを決める制御ユニットの
一部の回路図を示し、第６図は主信号の波形を示す。こ
れ等の図面において、５ｉ１１は、プログラミングサイ
クル（書込みまたは消去サイクル）が開始する時および
このサイクルが続く長さを示す信号を表わす（ｓ　ｗ＝
　”　１″′はプログラミングを意味する）。ＶＨは高
電圧供給線、Ｌは、メモリの制御ユニットの電界効果ト
ランジスタを電流非導通状態にするかまたは維持し、論
理情報を保持（Ｌ　＝”　１”は情報が保持されること
を意味する）するための制御信号である。ブロックｌは
高電圧発生器（一般に知られたチャージポンプの形の）
をスイッチと共に有し、このスイッチは信号５Ｗ＝Ｏの
時にｖ８とＶ、。とを接続する。この高電圧発生器とス
イッチはＰ信号によって制御される（Ｐ　＝”　０”は
ポンプ付勢、スイッチ開放を意味する）。ブロック２は
、高電圧供給線ｖＨの電圧が供給線のＶＣＣよりも高い
時に信号１（Ｖ　＝”　Ｏ”を出す検出回路を表わす。

波形（第６図）から次のことがはっきりわかる。即ち、
雨が“低”（“０”）である間は、高い電圧がメモリ内
に存する限りスイッチ動作を起こさないために論理情報
が保持されねばならない（Ｌ＝“′１”）。この回路図
の２つのインバー夕Ｉは、若し必要ならば幾つかの論理
ゲートおよび／またはインバータで置き換え、回路の残
りの部分の遅延を補償しまたは他の信号がこの制御部分
の動作に関与することができるようにしてもよい。

ＮＡＮＤゲート３を経て下およびＨＶによって信号りが
発生され、かくて高電圧部分のトランジスタが高電圧の
存在する時スイッチングするのを阻止する。けれども、
これはブロック１および２自体（第５図）内では不可能
である。高電圧の増加と減少はかなり緩りした速度で起
きねばならないので、この場合高いスイッチング速度は
必要なく、トランジスタのチャネル長も大きくできる。

更に：この場合には高電圧は幾つかのＭＯＳ　）ランシ
スタ（Ｍ’Ｏ３）ランジスタの縦続配置）に亘って分布
できるので、各々のトランジスタは低いソースルドレイ
電圧を有する。第７図は検出回路７０（第５図のブロッ
ク２）の一実施例の回路図を示す。

以上の説明から、如何にしてプログラミングサイクルの
間開時にプログラミング信号ｖＨ（第４図）がメモリト
ランジスタＴ１に加えられるかそしてまたバッファ（第
２図）の論理情報がこのバッファ内の関係トランジスタ
が電流非導通状態にされるにも拘らず確実に保持される
かがわかる。制御信号りはこの目的のためにアドレスバ
ッファ回路１００に加えられ、この回路は、アドレスを
受信すると、アドレス解読回路を経て高電圧）＜ツファ
ＨＶ　（第１図および第２図）を制御する。信号りはこ
の場合出力段Ｔ３６およびＴａ２（第２図）へのすべて
のアドレスの内部変化の通過を阻止するので、この出力
段はプログラミング電圧が存する限り電流非導通であり
、この状態のままである。同様に、信号しは、ＮへＮＯ
ゲート２５（第１図）のデータ人力りにデータを供給す
るデータ人力バッファに加えられる。この信号りが存す
る限りＮＡ　ＮＯアゲート５にはデータ変化は加えられ
ず、この結果インパーク２６の出力段は電流非導通とな
り、この状態のままでいる。このような制御アドレスお
よびデータ人力バッファ回路それ自体は公知であり（ア
ドレスおよびデークラッチバッファ）したがってこれ以
上の説明は省略する。

第７図の検出回路７０は２つのＮ−ＭＯＳ　）ランジス
クＴ７１とＴ７２および１つのＰ−ＭＯＳ　）ランジス
タＴ７３の直列配置を有し、このＰ−ＭＯＳ　）ランジ
スクのソースは高電圧供給線ｖＨに接続されている。

Ｐ−ＭＯＳ　）ランジスタＴ７３のゲートはＮ−ＭＯＳ
　）ランジスタＴ７２のゲートと接続され、このゲート
は電圧供給練り。０に接続されている。Ｎ−ＭＯＳ　）
ランジスタＴ７１のゲートは反転書込み／消去信号Ｐ（
＝ＳＷ）を受ける。この信号Ｐが′高”（“１”）であ
る限りはＮ−ＭＯＳ　）ランジスタＴ７１とＴ？２は導
通しＰ−ＭＯＳ　）ランジスタＴ７３はカットオフされ
る、というのは、供給線ＶＨにおける電位はそのゲート
の電位と全く同様にＶ。０と等しいからである（供給線
ｖ、Ｉは信号■により制御されたスイッチを経て供給線
Ｖ。０に接続され、チャージポンプは不作動）。トラン
ジスタＴ７４とＴ７５で構成されたＣ−ＭＵＳインバー
タの入カフ６はパ低”（“０”）信号を受け、出力信号
）ＩＶは“高”（１”）になる。

信号子がパ低”（“０”）になると、これはチャージポ
ンプ（第５図ブロック１）がスイッチオンされることを
意味し、Ｎ−ＭＯＳ　）ランジスタＴ７１はカットオフ
される。この時には供給線Ｖ。の電位は上昇し、この供
給線ｖＨの電位がＶ。ｃ＋１ｖＴＰ　ｌ　（Ｖｔｐｌｔ
Ｐ−ＭＯＳ　）　５７ジ、１Ｔ７３（７）しきい電圧）
の値を越えるとＰ−ＭＯＳ　）ランジスクＴ７３は導通
になる。この場合人カフ６に生じる゛高″信号はインバ
ータＴ７４−’Ｔ７５により反転され、このインバータ
は゛低″信号ＨＶを第５図のＮＡ　ＮＯアゲートに供給
する。Ｎ−ＭＯＳ　）ランジスタＴ７２とＴ７１の接合
部がＶｃｃ　ｌ　ＶＴＮＩ　（ＶＴＮｌｌＮＭＯ３トラ
７シス９Ｔ１２のしきい電圧）の電位以上に充電される
と同時にＮ−ＭＯＳ　）ランジスタＴ７２は最早や電流
を通さないことに注意されたい。プログラミングサイク
ルが終わると信号Ｓｗは０″にまた信号下はパ１″′に
なり、チャージポンプ（第５図ブロック１）は止まる。

供給線Ｖｎの高電圧は、信号Ｐにより制御されて供給線
ｖ、Ｉを供給練り。０に接続するトランジスタの形の前
記のスイッチを経ての供給線ＶＨの放電によって減少す
る（第６図）。

信号Ｐが高”（１”）になると直ちにＮ−ＭＵＳトラン
ジスタＴ７１シたがってＴ７２も導通になるＱＰ−ＭＯ
Ｓ　）ランジスクＴ７３は依然として導通しているので
、供給練り。の放電は前記のトランジスタＴ？２．Ｔ７
３およびＴ７１を経ても生じる。Ｐ−ＭＯＳ　）ランジ
スタＴ７３の縦／横比はＮ−ＭＯＳ　）ランジスタＴ７
１とＴ７２の直列配置の合成縦／横比よりも著しく大き
く選ばれるので、点７６の電位は供給線Ｖ、の電位より
基本的に低くない。したがって、点７６はパ高”信号を
運び続け、ＨＶは゛低″のままである。

供給線ｖＩ＋の電圧が約Ｖ。ｃ＋ｌ　ＶＴＰＩに減少す
ると直ちに点７６の電位は減少する、というのは、イン
パークＴ７４．　Ｔ７５がスイッチして信号）ＩＶが再
び高”（１”）になるように電圧が一方においてはＰ−
ＭＯＳ　）ランジスタＴ７３と他方においてはＮ−ＭＯ
Ｓ）ランジスタＴ７１．　Ｔ７２に分けられるからであ
る。この時になって始めて信号は再び“低″になり、メ
モリへのアドレスおよびデータ変化（読出しサイクルに
対する）が再び許される。この時供給線りＩｌの電圧は
既にトランジスタ　（導通状態の）の降伏電圧以下に下
がっている。供給練りＨの電圧は更にＶ。０まで下がり
、Ｐ−ＭＯＳ　）ランジスタＴ７３は供給線の電圧がＶ
ｃｃ＋ｌ　Ｖア、１以下に下がると直ちにカットオフに
なる。

以上の実施例では相補形トランジスタを有するメモリ回
路について説明したが、本発明の原理は１つの導電タイ
プだけのトランジスタをそなえたメモリ回路にも適用で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す巳ＥＰＲ０Ｍタイプの
メモリの一部の回路図、 第２図は高圧バファめ一実施例を示す回路図、第３図は
第２図の回路の各点における電圧変化を示す線図、 第４図はインバータの一実施例を示す回路図、第５図は
制御ユニットの一実施例を示す一部の回路図、 第６図は主信号の波形を示す線図、 第７図は検出回路の一実施例を示す回路図である。 ■・・・チャージポンプ　２，７０・・・検出回路３．
２５・・・ＮＡ　ＮＤゲート １０・・・入力／出力ブロック １２．１−−−１２．８．１２．９・・・ビット線１４
．１．１４．Ｎ・・・語線　２０．１，２０．Ｎ・・・
ゲート２３．１，２３．　Ｎ、　２４．１，２４．２．
２６．３５・・・インバータ２７・・・読出し電圧発生
器 ２８・・・電流検出増幅器　３０・・・第１インバータ
３１・・・第２インバータ　３２・・・電圧発生器３８
・・・出力　４１・・・ゲート １００・・・アドレスバッファ回路 Ｄ・・・データ　Ｅ・・・消去信号 ＧＩ２・・・ゲート　Ｈ・・・出力 １・・・インバータ　Ｋ、　Ｌ・・・制御信号Ｐ・・・
書込み／消去信号　Ｓ。−−−８７・・・読出し練りｏ
・・・読出し電圧　ＶＨ・・・高電圧供給線ＶＣＣ・・
・低電圧供給線　Ｗ・・・書込み信号Ｖ１４２・・・ｙ
選択線 Ｔ１・・・メモリトランジスタ Ｔ２・・・選択トランジスタ Ｔ４．　Ｔ５．　Ｔ６・・・電界効果トランジスタＴ１
２・・・ｎ−チャネル人力トランジスタＴ１３・・・負
荷トランジスタ Ｔ１４．　Ｔ１５．　Ｔ１９．　Ｔ２６．　Ｔ３６．　
Ｔ４０　＝−ｎ−チャネルトランジスタ Ｔ１６．　Ｔ２０．　Ｔ２７．　Ｔ３７．　Ｔ３９・・
・ｐ−チャネルトランジスタＴ７１．Ｔ？２・・・Ｎ−
ＭＯＳ　）ランジスタＴ７３・・・Ｐ−ＭＯＳ　）ラン
ジスタ特許出願人　エヌ・べ−・フィリップス・Ｌ １御 Ｎ Ｃフ 一

Claims (1)

1. 【特許請求の範囲】 １、　半導体上に集積され、絶縁ゲート電界効果トラン
   ジスタで構成された制御ユニットにより制御される消去
   可能なプログラム可能メモリセルの少なくとも１つのメ
   モリマトリックスを有する論理メモリ回路において、前
   記の制御ユニットは、電流導通状態において複数の電界
   効果トランジスタのソースとドレイン間の降伏電圧より
   も高いが電流非導通状態においてはこの降伏電圧よりも
   低いプログラミング電圧を前記のメモリマ）　ＩＪフッ
   クス供給するプログラミング装置と、その論理情報を記
   録する量制御ユニットの電界効果トランジスタを電流非
   導電通状態にしおよび／または保つスイッチング装置と
   を有することを特徴とする集積メモリ回路。 ２、制御ユニットが、プログラミング電圧を供給する正
   しいメモリのセルを選ぶ論理動作を行うための選択ユニ
   ットを有する場合、プログラミング装置が選択されたメ
   モリセルにプログラミング電圧を供給するサイクルの間
   スイッチング装置は選択ユニットのトランジスタを電流
   非導通状態に保ち、この選択ユニットは、更に、電流非
   導通状態にも拘らず存在論理情報を保持する装置を有す
   る特許請求の範囲第１項記載の集積メモリ回路。 ３、　メモリ回路は相補形絶縁ゲート電界効果トランジ
   スタをそなえた・特許請求の範囲第１項または第２項記
   載の集積メモリ回路。