JPS58122687A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58122687A JPS58122687A JP57004559A JP455982A JPS58122687A JP S58122687 A JPS58122687 A JP S58122687A JP 57004559 A JP57004559 A JP 57004559A JP 455982 A JP455982 A JP 455982A JP S58122687 A JPS58122687 A JP S58122687A
- Authority
- JP
- Japan
- Prior art keywords
- write
- signal
- time
- write signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置のデータ書込み時間の制御に関
するものである。
するものである。
従来の半導体記憶装置はそのデータ書込み時間の制御に
外部信号により供給さｒ′した１込みに対して有効であ
る信号の時間的長さで決定さｎてぃた。
外部信号により供給さｒ′した１込みに対して有効であ
る信号の時間的長さで決定さｎてぃた。
しかｌ／％ この場合、４込み時間短縮のため短かすぎ
る誉込み時間％あるいは十分な蓄込みを回連するため長
い書込み時間が印加されるｔ’ＴＷｅ性があり膏込み特
性か不安定であった。
る誉込み時間％あるいは十分な蓄込みを回連するため長
い書込み時間が印加されるｔ’ＴＷｅ性があり膏込み特
性か不安定であった。
本発明の目的は半導体記憶装置の薔込み時間を外部書込
み信号の書込み時間に依存せずに該半導体記憶装置に最
適な一定、１込み時間を与える事によって安定した薔込
みを提供するものである。
み信号の書込み時間に依存せずに該半導体記憶装置に最
適な一定、１込み時間を与える事によって安定した薔込
みを提供するものである。
本発明による半導体記憶装＃はその内部に誓込み信号に
起因して抵抗（凡）と容ｔ（し）の時間故によって定ま
った時間だけ出力さｎるいわゆるワンショットマルチ回
路とその誉込み期間中に他のアドレス信号・書込データ
信号の読込みが不可能となるアドレス信号入力回路、書
込みデータ信号入力回路とから構成さｎ１今憂込みアド
レス１ｇ号と書込みデータが与えらｎた状態より不特定
な誉込み時間の信号が与えらｒ、た場合でもメモリトラ
ンジスタには、前記ワンショットマルチ［ｏＪ＠により
４込み時間がその半導体記憶装置にとって最適な一定誓
込み時間が加わる事になり安定した傳込みを行なうこと
ｔ−特徴とするものでおる。
起因して抵抗（凡）と容ｔ（し）の時間故によって定ま
った時間だけ出力さｎるいわゆるワンショットマルチ回
路とその誉込み期間中に他のアドレス信号・書込データ
信号の読込みが不可能となるアドレス信号入力回路、書
込みデータ信号入力回路とから構成さｎ１今憂込みアド
レス１ｇ号と書込みデータが与えらｎた状態より不特定
な誉込み時間の信号が与えらｒ、た場合でもメモリトラ
ンジスタには、前記ワンショットマルチ［ｏＪ＠により
４込み時間がその半導体記憶装置にとって最適な一定誓
込み時間が加わる事になり安定した傳込みを行なうこと
ｔ−特徴とするものでおる。
本発明および従来の実施例の説明に紫外４消去式７″ロ
グラマプル・リード・オンリー・メモリ（以下Ｐ ｉ（
、（ＪＭと略す）のＮチャンネルｆ４ｔ−例にして説明
する。まず従来のＰＲＯＭＣ）実施例について第１図、
第２図を用いて説明する。
グラマプル・リード・オンリー・メモリ（以下Ｐ ｉ（
、（ＪＭと略す）のＮチャンネルｆ４ｔ−例にして説明
する。まず従来のＰＲＯＭＣ）実施例について第１図、
第２図を用いて説明する。
第１図に４ピツ）ＰＲＵＭｃ７）ｓ成因を示し、第２図
にその舊込み時のタイミングチャー）ｔ−示す。
にその舊込み時のタイミングチャー）ｔ−示す。
３１．３２と３５．３６は各々アドレス人力信号端子と
そのアドレスバッファ回路ト、５０ ＋ ５０ ＋５１
＋５１Ｖ！、＠記アドレス入力信号の正転・反転信号出
力で４３のデコード回路を構成する。３３゜３７はデー
タ入出力端子とそのバ、、７１回路で。
そのアドレスバッファ回路ト、５０ ＋ ５０ ＋５１
＋５１Ｖ！、＠記アドレス入力信号の正転・反転信号出
力で４３のデコード回路を構成する。３３゜３７はデー
タ入出力端子とそのバ、、７１回路で。
３９はデータ続出し用センスアンプである。３４゜３８
は書込み信号端子とそのバッファ回路である。
は書込み信号端子とそのバッファ回路である。
４２は畜込み用電源端子で、４１は書込みを制御する制
御トランジスターである。４４，４５，４６゜４７性紫
外線消去式）’ＲＯＭのメモリセルトランジスターであ
る。この書込みの動作を説明すると書込みは書込みデー
タが“Ｌ＃で誓込み信号が１Ｈ”の時、ＡＮＬ１回路出
力４９に′Ｈ′が出力されＦｋｔＣ）Ｍセルトランジス
ターのドレインに誓込み用の高′域圧が印加さｎ、デコ
ーダー−路４３の選択さｎてＨ’となっているＰＲ（７
Ｍセルトランジスターが賽込まｎる実書込み時間５２は
書込み１６号端子３４に“Ｈ”が印加さ扛る時間で決定
さｎる。
御トランジスターである。４４，４５，４６゜４７性紫
外線消去式）’ＲＯＭのメモリセルトランジスターであ
る。この書込みの動作を説明すると書込みは書込みデー
タが“Ｌ＃で誓込み信号が１Ｈ”の時、ＡＮＬ１回路出
力４９に′Ｈ′が出力されＦｋｔＣ）Ｍセルトランジス
ターのドレインに誓込み用の高′域圧が印加さｎ、デコ
ーダー−路４３の選択さｎてＨ’となっているＰＲ（７
Ｍセルトランジスターが賽込まｎる実書込み時間５２は
書込み１６号端子３４に“Ｈ”が印加さ扛る時間で決定
さｎる。
次に本発明の一実施例について第３図、第４図を用いて
説明する。
説明する。
５Ｔ６Ｆ７の各々の入力バッファ回路は誓込み信号バッ
ファ反転出力１８でラッチさｎるラッチ回路であり８は
書込み信号に起因してＣｋＬの時定数で決定さｎる一定
のｉ込み信号が出力さｎるワンショットマルチ回路であ
り、１８＋１８けその正転・反転出力である。２３は成
源端子、２４は時定数噴出部である。そｎ以外は前記従
来例の回路と同じである。
ファ反転出力１８でラッチさｎるラッチ回路であり８は
書込み信号に起因してＣｋＬの時定数で決定さｎる一定
のｉ込み信号が出力さｎるワンショットマルチ回路であ
り、１８＋１８けその正転・反転出力である。２３は成
源端子、２４は時定数噴出部である。そｎ以外は前記従
来例の回路と同じである。
今賽込み信号に′Ｈ″が印加されるとワンショットマル
チ回路出力１８はその信号に同門して′ｈ”が出力さｎ
＃込み信号が′Ｌ”になっても（ｌ（の暗り敷で涜↓る
時間だけ出力を保持する。すなわち実書込み時間２２は
このワンショットマルチ回路の出力１８の１Ｈ”の時間
＝Ｃｋｉの時定数によって決定さ牡曹込み信号が不安定
でありても誓込み時間は一定となり書込み特性を安定に
行なう事が出来る。この時１時定数の設定は該半導体記
憶装置の簀込み特性に対して厳適値を選べばよい。
チ回路出力１８はその信号に同門して′ｈ”が出力さｎ
＃込み信号が′Ｌ”になっても（ｌ（の暗り敷で涜↓る
時間だけ出力を保持する。すなわち実書込み時間２２は
このワンショットマルチ回路の出力１８の１Ｈ”の時間
＝Ｃｋｉの時定数によって決定さ牡曹込み信号が不安定
でありても誓込み時間は一定となり書込み特性を安定に
行なう事が出来る。この時１時定数の設定は該半導体記
憶装置の簀込み特性に対して厳適値を選べばよい。
以上説明した様に、その半導体記憶装置の書込みはその
半導体記憶装置に内蔵されている一定書込み時間発生回
路により書込み時間が一様になり舊込みが安定となる半
導体装置を擾供するものである。なお、上記実施例では
Ｎチャンネル型で説明しであるがＰチャンネル型につい
ても、又、紫外４消去式）’ｌ（、（ＪＭで説明したが
他の書込み可能なメモリについても同様に適用で肯る事
はもちろんである。
半導体記憶装置に内蔵されている一定書込み時間発生回
路により書込み時間が一様になり舊込みが安定となる半
導体装置を擾供するものである。なお、上記実施例では
Ｎチャンネル型で説明しであるがＰチャンネル型につい
ても、又、紫外４消去式）’ｌ（、（ＪＭで説明したが
他の書込み可能なメモリについても同様に適用で肯る事
はもちろんである。
第１図は従来の半導体記憶装ｒＩｔを示す回路図であり
、＠２図はその書込み時のタイミングチャートである。 第３図は本祐明の一′５Ｉ！施−ｊによる半導陣記憶装
（ｆを示す回路図であり、第４図はその畜込み時のタイ
ミングチャートを示す。 なお図中％ １＋２＋３１＊３２・・・・・・アドレス
入力信号端子、３．３３・・・・・・データ入出力端子
ｓ ４Ｔ３４・・・・・・煉込み信号端子、５＋６ｒ３
５＋３６°゛。 ・・・アドレスバッファ回路％ ７シ３７・・・・・・
データ書入出力バッファ回路、８，３８・・・・・・誓
込み信号バッファ回路、９．３９・・・・・・読出し用
センスアンプ、１０＋４０・・・・・・ＡＩＮＬ）回路
、 １１ 、４１−°−−−−誉込み制御トランジス
ター＊１２＋３２・・・・・・讐込み用電源端子、１３
．３３・・・・・・デコーダー回路１１４＋１５＋１６
ｔ１７＋４４＊４５＋４６雪４７・・・・・・紫外嬢消
去式）’Ｒ（７Ｍセルトランジスター、１８．４８・・
・・・・誓込み信号バッファ回路出力、１９＋４９・・
・・・・ＡＮＬ）回路出力、２０＋２１１５０＋５１・
パ°°・アドレスバッファ回路出力、２２．５２・・・
・・・央着込み時間。
、＠２図はその書込み時のタイミングチャートである。 第３図は本祐明の一′５Ｉ！施−ｊによる半導陣記憶装
（ｆを示す回路図であり、第４図はその畜込み時のタイ
ミングチャートを示す。 なお図中％ １＋２＋３１＊３２・・・・・・アドレス
入力信号端子、３．３３・・・・・・データ入出力端子
ｓ ４Ｔ３４・・・・・・煉込み信号端子、５＋６ｒ３
５＋３６°゛。 ・・・アドレスバッファ回路％ ７シ３７・・・・・・
データ書入出力バッファ回路、８，３８・・・・・・誓
込み信号バッファ回路、９．３９・・・・・・読出し用
センスアンプ、１０＋４０・・・・・・ＡＩＮＬ）回路
、 １１ 、４１−°−−−−誉込み制御トランジス
ター＊１２＋３２・・・・・・讐込み用電源端子、１３
．３３・・・・・・デコーダー回路１１４＋１５＋１６
ｔ１７＋４４＊４５＋４６雪４７・・・・・・紫外嬢消
去式）’Ｒ（７Ｍセルトランジスター、１８．４８・・
・・・・誓込み信号バッファ回路出力、１９＋４９・・
・・・・ＡＮＬ）回路出力、２０＋２１１５０＋５１・
パ°°・アドレスバッファ回路出力、２２．５２・・・
・・・央着込み時間。
Claims (1)
- ★込み可能な半導体記ｔＪｉ装置でその書込み時間を制
御すべく信号ｔ−Ｉ［＃ｃ該半導体記憶装置の外部端子
より得る半導体記壇装＃において、該半導体記憶装置内
部に前記書込み信号より起因して一定の内部蓄込み信号
を発生する回路と、該内部書込み信号の存在時他の人力
信号を禁！ビする手段を有すること′ｆｒ：特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004559A JPS58122687A (ja) | 1982-01-14 | 1982-01-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004559A JPS58122687A (ja) | 1982-01-14 | 1982-01-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58122687A true JPS58122687A (ja) | 1983-07-21 |
| JPS6245626B2 JPS6245626B2 (ja) | 1987-09-28 |
Family
ID=11587394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004559A Granted JPS58122687A (ja) | 1982-01-14 | 1982-01-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58122687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103576A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | ランダムアクセスメモリのデ−タ書き込み制御装置 |
| JPS60180000A (ja) * | 1984-02-03 | 1985-09-13 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 電界効果トランジスタとプログラム可能読取り専用メモリとを有する集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130536A (en) * | 1976-04-26 | 1977-11-01 | Toshiba Corp | Semiconductor memory unit |
| JPS558635A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Storage device control system |
| JPS5538604A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
-
1982
- 1982-01-14 JP JP57004559A patent/JPS58122687A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130536A (en) * | 1976-04-26 | 1977-11-01 | Toshiba Corp | Semiconductor memory unit |
| JPS558635A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Storage device control system |
| JPS5538604A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Memory device |
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103576A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | ランダムアクセスメモリのデ−タ書き込み制御装置 |
| JPH0140433B2 (ja) * | 1983-11-09 | 1989-08-29 | Tokyo Shibaura Electric Co | |
| JPS60180000A (ja) * | 1984-02-03 | 1985-09-13 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 電界効果トランジスタとプログラム可能読取り専用メモリとを有する集積回路 |
| JPH0587918B2 (ja) * | 1984-02-03 | 1993-12-20 | Fuiritsupusu Furuuiranpenfuaburiken Nv |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245626B2 (ja) | 1987-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20180240511A1 (en) | Semiconductor device | |
| KR100381968B1 (ko) | 고속동작용디램 | |
| TW451221B (en) | Semiconductor memory device and driving signal generator therefor | |
| US4694427A (en) | Programmable semiconductor memory device with combined sense amplification and programming capability | |
| US4862348A (en) | Microcomputer having high-speed and low-speed operation modes for reading a memory | |
| US7864617B2 (en) | Memory with reduced power supply voltage for a write operation | |
| US5491656A (en) | Non-volatile semiconductor memory device and a method of using the same | |
| JPH06105552B2 (ja) | メモリ駆動用クロック信号発生回路 | |
| JPH06267287A (ja) | フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置 | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| US4893281A (en) | Semiconductor memory system with programmable address decoder | |
| KR0136448B1 (ko) | 에러 자체 정정회로를 갖는 반도체 메모리 소자 | |
| KR910008100B1 (ko) | 반도체기억장치 | |
| JP2555900B2 (ja) | 半導体メモリの出力制御回路 | |
| EP0213503A2 (en) | Semiconductor memory circuit including bias voltage generator | |
| JPS595989B2 (ja) | スタティック型ランダムアクセスメモリ | |
| US5381363A (en) | Method and circuitry for performing a hidden read-modify-write | |
| JPS58122687A (ja) | 半導体記憶装置 | |
| US20030198117A1 (en) | Semiconductor memory device equipped with refresh timing signal generator | |
| JPH05101662A (ja) | 半導体集積回路 | |
| EP0468463B1 (en) | Semiconductor memory device | |
| JP2818627B2 (ja) | 不揮発性シーケンシャルメモリ装置の読出パイプラインの初期化 | |
| JPS6216472B2 (ja) | ||
| US5408436A (en) | Circuit structure having distributed registers with self-timed reading and writing operations | |
| JPS58146089A (ja) | デコ−ダ |