JP2530821B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2530821B2
JP2530821B2 JP15080386A JP15080386A JP2530821B2 JP 2530821 B2 JP2530821 B2 JP 2530821B2 JP 15080386 A JP15080386 A JP 15080386A JP 15080386 A JP15080386 A JP 15080386A JP 2530821 B2 JP2530821 B2 JP 2530821B2
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に各メモリセルが浮
遊ゲートを有する電界効果トランジスタで構成されたプ
ログラマブルリードオンリーメモリ（以下、PROMとい
う）におけるワード線の駆動に関する。
〔従来の技術〕
このようなEPROMでは、プログラムされたメモリセル
とそうでないメモリセルとの閾値電圧の差を利用してデ
ータ読出しを行なっている。プログラムされたメモリセ
ルは、その浮遊ゲートに電子又は正孔が注入されて負又
は正に帯電しているので、大きな閾値VTMWをとる。一
方、プログラムされていないメモリセルの浮遊ゲートは
帯電していないので、VTMWよりも小さい閾値VTMOをと
る。各メモリセルはVTMWとVTMOとの間の電圧を読出し電
圧として受ける。したがって、プログラムされていない
メモリセルは導通し、一方、プログラムされたメモリセ
ルは遮断状態を維持する。かくして、選択されたメモリ
セルがプログラムされているかどうかに従って、“1"又
は“0"の出力データが得られる。
〔発明が解決しようとする問題点〕
読出し電圧は電源電圧の低下と共に減少する。このた
め、読出し電圧が電源電圧の低下のために閾値電圧VTMO
よりも小さくなると、全メモリセルはプログラムされて
いるかどうかにかかわらず遮断状態を維持することにな
る。例えば、プログラムされていないＮチャンネル型の
メモリセルの閾値VTMOは2.5Vであるが、これを確実に導
通させるためには少なくとも3V程度の読出し電圧を必要
とする。すなわち、読出し電圧が電源電圧の低下のため
に3Vよりも低下すると、EPROMからのデータ読出しが行
なわれなくなる。
したがって、本発明の目的は、データ読出し動作を行
ない得る電源電圧の範囲を拡大した半導体メモリを提供
することにある。
〔問題点を解決するための手段〕
本発明は、アドレス信号に応答してワード線を選択す
る手段と、前記ワード線に一端が接続された容量性素子
と、前記ワード線を選択した後にワード線の非選択レベ
ルよりも高い電圧を前記容量性素子の他端に供給する手
段とを有する半導体メモリである。
容量性素子は、ワード線の選択によってまずワード線
の選択レベルまで充電される。その後、容量性素子の他
端にはワード線の非選択レベルよりも高い電圧が供給さ
れる。この結果、容量性素子のゲート効果によって選択
されたワード線の電位はもち上がることになる。すなわ
ち、メモリセルに従来の読出し電圧よりも高い電圧が実
際の読出し電圧として供給される。かくして、電源電圧
が低下した際にもデータ読み出し動作が行なわれる。
さらに、本発明は浮遊ゲートを有する電界効果トラン
ジスタをメモリセルとして有する半導体メモリにおい
て、アドレス信号の変化を遅延させた信号を用いて選択
されるワード線の電位を電源電圧よりも大きくする手段
を設けたことを特徴とする。
かくして、未書込みメモリセルは、その閾値付近に電
源電圧が低下しても選択されたワード線の電位によって
導通することになる。
〔参考例〕
以下、本発明の参考例を詳細に説明しよう。
第１図に本発明の参考例を示すPROMのブロック図を示
す。複数のメモリセルMC11乃至MCmnはｎ行ｍ列に配置さ
れてメモリセルアレイ１を構成する。各メモリセルはコ
ントロールゲートCG,浮遊ゲートFGおよびソース−ドレ
イン電流路を有するＮチャンネル型の電界効果トランジ
スタで構成される。各メモリセルのコントロールゲート
CGはワード線W0乃至Wmの一つに接続され、そのソース−
ドレイン電流路はディジット線D1乃至Dnの一つと接地と
の間に接続されている。ディジット線D1乃至Dnとセンス
アンプ７との間にＮチャンネル型のゲートトランジスタ
MG1乃至MGnがそれぞれ接続される。
ロウアドレス信号RA0乃至RAiはロウアドレス端子11−
０乃至11−ｉを介してロウアドレスバッファ３に供給さ
れる。バッファ３からの信号RA00乃至RAiiはロウアドレ
スデコーダ２に供給され、デコーダ２はその結果選択信
号X0乃至Xmの一つを選択レベルにして対応するワード線
Ｗを付勢する。カラムアドレス信号CA0乃至CAjはカラム
アドレス端子12−０乃至12−ｉを介してカラムアドレス
バッファ５に供給される。カラムアドレスデコーダ４は
バッファ５の出力CA00乃至CAjjに応答してデコード信号
Y0乃至Ynの一をハイレベルにし対応するゲートトランジ
スタMGを導通させる。この結果、一つのメモリセルMCが
選択される。
端子13に供給される信号▲▼はこのPROMをデータ
読出し動作か又はデータプログラミング動作かに制御す
るために使われる。信号▲▼がハイレベルをとると
読出し書込み制御回路６はリードイネーブル信号REをハ
イレベルにし、ライトイネールブ信号WEをロウレベルに
する。これによって、センスアンプ７は活性化され、選
択されたメモリセルのデータを増幅して出力データDOUT
として端子14から発生する。信号▲▼がロウレベル
のときは、ライトイネーブル信号WEがハイレベルとな
り、データプログラミング動作が行なわれる。このと
き、端子15にはプログラミング電圧WPPが供給される。
プログラミング回路９は、端子14に供給される入力デー
タDINにもとづきデータ入力回路８が発生する出力に応
答して、選択されたメモリセルがつながるワード線Ｗお
よびディジット線Ｄにプログラミング電圧VPPを印加す
るかどうかを制御する。選択されたメモリセルがそのコ
ントロールゲートCGおよびソース−ドレイン電流路に電
圧VPPを受けると、浮遊ゲートFGに電子が注入され負電
位に帯電する。この結果、閾値が高くなりプログラムさ
れたメモリセルが形成される。
第６図に、プログラムされたメモリセルとそうでない
メモリセルとのコントロールゲート電圧VCG対ドレイン
−ソース間電流IDSの特性曲線を夫々60および50で示
す。未書込みメモリセルでは、その浮遊ゲートが負に帯
電されていないので、その閾値VTMOは約2.5Vであり、こ
れをこえるコントロールゲート電圧VCGで導通状態とな
ってドレイン電流IDSが増大する。これに対し、プログ
ラムされたメモリセルは、負に帯電された浮遊ゲートの
ために約13Vの閾値VTMWを有する。したがって、コント
ロールゲート電圧VCGがこの閾値VTMWをこえない限り、
導通しない。したがって、データ読出し時においては、
閾値電圧VTMOとVTMWとの間の中間電圧を選択されたメモ
リセルMCのコントロールゲートCGに読出し電圧として供
給する。換言すれば、ロウアドレスデコーダ２はロウア
ドレス信号RA0乃至RAiに応答して選択信号X0乃至Xmの一
つをこの中間電圧にし対応するワード線Ｗを付勢してい
る。電源端子16に供給される電源電圧Vccは5Vであるの
で、その中間電圧として電源電圧Vccが使われる。
PROMもバッテリーで駆動される機器に使用されるよう
になってきている。バッテリーの起電圧は機器の使用と
共に低下する。すなわち、メモリセルへの読出し電圧が
低下する。未書き込みのメモリセルの閾値VTMOは約2.5V
であるが、第６図に示すように、同メモリセルが導通し
て読出し電流IDを発生するには少なくとも3Vのコントロ
ールゲート電圧VCGを必要とする。電源電圧Vccの低下に
より読出し電圧（したがって、コントロールゲート電圧
VCG）が3Vよりも小さくなると、センスアンプは未書込
みのメモリセルをプログラムされたメモリセルと判断す
る。すなわち、データ読出し動作が行なわれなくなる。
データ読出し動作を行ない得る電源電圧Vccの範囲を
拡大するために、第１図に示した本発明によるPROMは、
ロウアドレスバッファの出力RA00乃至RAiiの電位変化
（したがって、ロウアドレス信号RA0乃至RAiの電位変
化）に応答してワード線引上げ信号RS0乃至RSmを発生す
る信号発生器10と、この発生器10の出力端子とワード線
W0乃至Wmとの間に夫々接続されたコンデンサC0乃至Cmと
を有する。引上げ信号RS0乃至RSmは、ロウアドレスデコ
ーダ２が一つの選択信号Ｘを選択レベルにした後に発生
される。したがって、付勢されるべきワード線Ｗにつな
がったコンデンサＣはまず選択レベルまで充電され、そ
の後に引上げ信号RSを受ける。したがって、ワード線Ｗ
はさらに充電され、信号Ｘの選択レベルと信号RSの信号
レベルとの合計レベルまで充電される。この結果、選択
されるメモリセルMCには電源電圧Vccよりも高い電圧が
読み出し電圧として供給される。したがって、電源電圧
Vccが3V（第６図）よりも低下しても、未書込みのメモ
リセルのコントロールゲートには、同セルが読出し電流
IRを発生するに充分な電圧VCGを受ける。
第２図に、ワード線W0に関連するロウアドレスデコー
ダ回路２−０およびワード線引上げ信号発生器10−０の
回路図を示す。デコーダ回路20は、Ｐチャンネルトラン
ジスタM20,M21とＮチャンネルトランジスタM22,M23を有
し、これらは二入力NOR回路を構成している。アドレス
バッファ３からの信号RA00およびRA11が供給されてい
る。したがって、信号RA00,RA11が共にロウレベルをと
るときNOR回路の出力はハイレベルをとる。その出力は
デプレーション型のＮチャンネルトランジスタM24を介
して選択信号X0としてワード線W0に供給される。トラン
ジスタM24のゲートにはリードイネーブル信号REが供給
されている。ワード線引上げ信号RSOの発生器10−０はR
A00応答回路10−０−１およびRA11応答回路10−０−２
を有している。これらは同一回路構成であるので、回路
10−０−１についてのみ回路図を示している。回路10−
０−１は信号RA00を受け、遅延回路20によって信号RA00
を遅延した信号V20をつくる。回路20は直列接続された
複数のインバータで構成できる。信号V20は、ゲートに
電源電圧Vccが供給されたＮチャンネルトランジスタM26
を介してインバータ23に供給される。インバータ21およ
び23の出力V21およびV23は、Ｎチャンネルトランジスタ
M27およびM28のゲートに夫々供給される。トランジスタ
M27のソースドレイン電流路は遅延回路20の出力端子と
節点N1との間に、トランジスタM28のソース−ドレイン
電流路はインバータ22の出力端子と節点N1との間に夫々
接続されている。節点N1での信号が回路10−０−１の出
力信号として取り出され、この信号は信号RA11を受ける
回路10−０−２の出力信号と共にNOR回路24へ供給され
る。回路24の出力はインバータ25に供給され、その出力
が発生器10−０の引上げ信号RSOとして取り出される。
信号発生器10−０の出力端子とワード線W0との間にコン
デンサC0が接続されている。
第３図にタイミングチャートを示す。時刻T1以前にお
いて、ロウアドレスデータ２はワード線W0以外のワード
線を付勢しているために、信号RA00はハイレベルをとり
信号RA11はロウレベルをとっている。時刻T1でロウアド
レス信号RA0乃至RAiの少なくとも一つが変化し、この結
果、アドレスバッファ３からの信号RA00はハイレベルか
らロウレベルに反転する。一方、信号RA11はその前のア
ドレス情報からロウレベルに保持される。これによっ
て、トランジスタM20およびM21は導通しトランジスタM
22およびM23は遮断状態となる。節点N2の電位はかくし
て電源電圧Vcc（ハイレベル）をとる。選択信号X0は選
択レベルをとりワード線W0は付勢されてその電位VRをV
X0レベルまで充電する。このレベルVX0は、トランジス
タM24の存在のため、第３図に示すように電源電圧Vccよ
りも多少低い。信号RA00のレベル変化は回路10−０−１
に供給されるが、遅延回路20による信号遅延によって、
その出力V20は時刻T2でロウレベルに変化する。回路20
による遅延時間は、ワード線W0をレベルVX0に充電する
に要する時間よりも長くしてある。時刻T2でインバータ
22の出力信号V22はハイレベルに変化し、又トランジス
タ26は遅延素子として働くのでこの時刻でトランジスタ
M28のゲートは信号V23によってハイレベルにある。した
がって、節点N1はほぼ時刻T2でハイレベルに変化する。
インバータ25の出力、したがって信号RS0はかくして電
源電圧Vcc（ハイレベル）をとる。時刻T1からT2の間に
コンデンサC0もVX0レベルまで充電されているので、ハ
イレベルの信号RS0がコンデンサC0に供給されることに
よりワード線W0の電位VRは持ち上がり、第３図に示すよ
うに（VX0＋Vcc）レベルにまで充電される。この電位レ
ベルが読出し電圧としてメモリセルMC11乃至MC1nのコン
トロールゲートCGに供給される。カラムアドレスデコー
ダ４がカラムアドレス信号CA0乃至CAjに応答してゲート
トランジスタMG1を導通させているとすると、メモリセ
ルMC11が選択されたことになる。メモリセルMC11が未書
込セルであるとすると、同セルは導通して読出し電流を
流し、この結果センスアンプ７は“0"の出力データDOUT
を発生する。セルMC11がプログラムされておれば、その
閾値VTMWは約13Vであり、一方、読出し電圧レベル（VX0
＋Vcc）は10Vよりも小さい。したがって、同セルMC11は
非導通を保持し、センスアンプ７は“1"の出力データD
OUTを発生する。Ｎチャンネルデプレーショントランジ
スタM24は負の閾値を有するが、そのソース，ドレイン
の一方となる節点N2は電源電圧Vccをとり、他方となる
ワード線W0側は（VX0＋Vcc）レベルをとり、この結果、
バックゲートバイアス効果が生じてその閾値は正に移行
する。データ読出し時には信号RE、したがってトランジ
スタM24のゲートは電源電圧Vccレベル（ハイレベル）を
とる。このように、トランジスタM24の閾値が正電圧が
移行するに対し、そのソースおよびドレイン電位はゲー
ト電位と同じか又は高い。したがって、トランジスタM
24は、コンデンサC0のブート効果によってワード線W0の
電位が電源電圧Vccよりも上昇すると遮断状態となる。
ワード線W0とデコーダ回路２−０はかくして分離され
る。
トランジスタM25およびM26の遅延効果によって、イン
バータ21および23の出力V21およびV23は時刻T3でそれぞ
れハイレベルおよびロウレベルに反転し、トランジスタ
M27およびM28は夫々導通および遮断状態となる。時刻T3
で信号V20はロウレベルである。したがって、節点N1は
ロウレベルに放電され、信号RS0はロウレベルに反転す
る。これによって、ワード線W0の電位VRはVX0レベルを
とるまで放電される。かくして、アドレス信号の変化に
伴なうデータ読出し動作が終了する。
このように、選択されたメモリセルMCに実際に読出し
電圧として供給されるフロントゲート電圧は電源電圧Vc
cのほぼ２倍のレベルをとる。したがって、電源電圧Vcc
が1.5V程度まで低下しても、メモリセルMCには、未書込
みセルが読出し電流IDを発生する必要なコントロールゲ
ート電圧VCGが供給される。かくして、データ読出し動
作を行ない得る電源電圧の範囲が拡大したPROMが提供さ
れる。
他のメモリセルMCを選択するためにロウアドレス信号
が変化して信号RA00がハイレベルに反転すると、トラン
ジスタM20およびM23は夫々遮断および導通状態となり、
ワード線W0は接地レベルまで放電される。信号発生器10
−０は、アドレス信号の変化に応答して時刻T5で引上び
信号RS0をさらに発生するが、トランジスタM23がワード
線W0を接地レベルにクランプしているので、ワード線W0
の電位の実質的な上昇はない。なお、第１図で示した信
号発生器10および他のコンデンサＣの働きによって、新
たに選択されたメモリセルに（VX0＋Vcc）レベルの読出
し電圧が供給される。
第４図に本発明の実施例を示すが、半導体メモリとし
ての全体の構成は示しておらず、第２図と対応する部分
のみ示している。第２図と同一構成要素は同じ記号，数
字で示してそれらの説明を省略する。本実施例の特徴
は、電源電圧Vccが所定値よりも小さいときに電源電圧V
ccよりも大きな読み出し電圧VRを選択されたメモリセル
に供給することと、昇圧されたワード線とデコーダ回路
との分離を確実にするための対策を施していることにあ
る。比較器32は電源電圧Vccの検出に用いられ、その非
反転入力端子（＋）には電源電圧Vccが供給され、反転
入力端子（−）には基準電圧源33から基準電圧Vrefが供
給されている。この基準電圧Vrefは未書込みセルが読出
し電流IRを発生するに必要な電圧（すなわち、3V）に設
定されている（第６図参照）。比較器32の出力VDはNOR
回路30の一方の入力に供給され、その他方の入力にはNO
R回路24の出力RS0′が供給されている。NOR回路30の出
力は引上げ信号RS0としてコンデンサC0に供給され、さ
らにインバータ31に供給される。インバータ31の出力
は、ゲートコントロール信号GCとしてトランジスタM24
のゲートに供給される。
電源電圧Vccが基準電圧Vrefよりも高いとき、すなわ
ち、未書込みセルに電源電圧Vccのレベルの読出し電圧
を印加しても読出し電流IDが得られるとき、第５図Ａに
示すとおり、比較器32の出力VDはハイレベルをとる。し
たがって、信号RS0は、アドレス信号の変化にもとづく
信号RA00又はRA11のレベル変化によらずロウレベレウに
固定される。信号GCはハイレベルをとる。したがって、
ワード線W0はVX0レベルに充電され、このレベルをもつ
電圧VRがメモリセルMC11に読出し電圧として供給され
る。
電源電圧Vccが基準電圧Vrefよりも小さいVcc1レベル
をとると、第５図Ｂに示すように、比較器32はロウレベ
ルをとる。ロウアドレス信号の変化によって信号RA11が
ロウレベルに変化すると（信号RA00は直前のアドレスか
らロウレベルにある）、トランジスタM20およびM21が導
通してワード線W0の電位VRはVX0レベルをとる。第２図
で説明したとおり、信号RA11の変化が遅延されてNOR回
路24の出力RS0′はロウレベルに反転し、信号RS0はハイ
レベルに反転する。この結果、ワード線W0はさらに充電
され、その電位VRは（VX0＋Vcc1）レベルをとる。信号R
S0がハイレベルであるため、信号CG、したがってトラン
ジスタM24のゲートはロウレベルをとる。このように、
トランジスタM24のゲートがロウレベルをとるのに対
し、そのソースおよびドレインは両方ともゲートよりも
高いレベルをとる。したがって、トランジスタM24の閾
値にバラツキが生じても、このトランジスタM24は確実
に遮断状態となり、デコーダ回路２−０と電源電圧レベ
ル以上に昇圧されたワード線W0との分離が確実になる。
信号RS0がロウレベルに反転するとワード線W0の電位VR
はVX0レベルをとる。
本実施例においても、データ読出し動作が行なわれる
電源電圧の範囲は拡大されている。しかも、ワード線W0
の電源電圧以上の昇圧は、電源電圧が低いときのみ行な
われるので、電源電圧Vccが高くなったときにプログラ
ムされたメモリセルも導通させるという第２図の構成で
起こり得る問題点をも解決している。第４図で示した昇
圧時にトランジスタM24のゲートをロウレベルにする手
法は、第２図でも用い得る。
なお、本発明は上記実施例に限定されないことは無論
である。例えば第４図において、信号発生回路10−０−
1,10−０−２は、夫々信号RA00,RA11がハイレベルから
ロウレベルへの変化にのみ応答してハイレベルをとる信
号を発生するようにしてもよい。上記実施例は相補型絶
縁ゲート電界効果トランジスタで構成されているが、Ｎ
チャンネル型のみ又はＰチャンネル型のみのトランジス
タで構成してもよい。
〔発明の効果〕
以上のとおり、本発明は電源電圧がかなり低くなって
もデータ読出し動作を行なう半導体メモリが提供され
る。
【図面の簡単な説明】
第１図は本発明の参考例を示す半導体メモリのブロック
図、第２図は第１図で示したメモリの部分的回路図、第
３図は第２図のタイミングチャート、第４図は本発明の
実施例を示す部分的回路図、第５図（Ａ）および（Ｂ）
は夫々電源電圧が所定値以上のときと所定値以下のとき
を示す第４図のタイミングチャート、第６図は未書込み
メモリセルとプログラムメモリセルとのコントロールゲ
ート電圧VCG対ドレイン電流IDSを示す特性図である。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】浮遊ゲートを有する電界効果トランジスタ
    をメモリセルとして有する半導体メモリにおいて、電源
    電圧と基準電圧とを比較する比較手段と、該比較手段の
    出力とアドレス信号の変化に伴う信号とを入力とする検
    出手段と、該検出手段の出力に一端が接続され、他端が
    ワード線に接続された容量手段とを具備し、前記検出手
    段は電源電圧が基準電圧より低い時は前記アドレス信号
    の変化に同期して前記容量手段を介してワード線に電源
    電圧より高い電圧を与え、電源電圧が基準電圧より高い
    時は電源電圧と同程度の電圧を与えるものであり、プロ
    グラムされたメモリセルのしきい値電圧とプログラムさ
    れていないメモリセルのしきい値電圧との中間電圧を読
    出し電圧とすることを特徴とする半導体メモリ。
JP15080386A 1985-07-01 1986-06-26 半導体メモリ Expired - Lifetime JP2530821B2 (ja)

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DE (1) DE3689450T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6899295B2 (en) 2001-08-09 2005-05-31 Kabushiki Kaisha Jhoshuya Spinning reel having line roller mechanism

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448517A (en) 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US6545913B2 (en) 1987-06-29 2003-04-08 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5877981A (en) * 1987-06-29 1999-03-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having a matrix of memory cells
JPH0766675B2 (ja) * 1987-07-14 1995-07-19 株式会社東芝 プログラマブルｒｏｍ
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPS6437797A (en) * 1987-08-03 1989-02-08 Oki Electric Ind Co Ltd Eprom device
JPH023187A (ja) * 1988-06-09 1990-01-08 Toshiba Corp 不揮発性半導体メモリ
GB2219901B (en) * 1988-06-17 1992-10-07 Motorola Inc Eprom programming
JP2655441B2 (ja) * 1990-07-13 1997-09-17 日本電気株式会社 読み出し専用半導体記憶装置
JPH05128866A (ja) * 1991-10-31 1993-05-25 Toshiba Corp ランダムアクセスメモリの書き込み、読出し制御回路
GB2283345B (en) * 1993-05-11 1997-11-12 Nippon Kokan Kk Non-volatile memory device and method for adjusting the threshold value thereof
JPH0798985A (ja) * 1993-09-29 1995-04-11 Nec Corp 半導体記憶回路
US5602779A (en) * 1994-11-11 1997-02-11 Nkk Corporation Nonvolatile multivalue memory
US5615146A (en) * 1994-11-11 1997-03-25 Nkk Corporation Nonvolatile memory with write data latch
US5808338A (en) * 1994-11-11 1998-09-15 Nkk Corporation Nonvolatile semiconductor memory
US5661686A (en) * 1994-11-11 1997-08-26 Nkk Corporation Nonvolatile semiconductor memory
JPH08329691A (ja) * 1995-05-30 1996-12-13 Nkk Corp 不揮発性半導体記憶装置
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
JPH0945090A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置
US6122205A (en) * 1998-01-28 2000-09-19 Microchip Technology Incorporated Voltage regulator and boosting circuit for reading a memory cell at low voltage levels
US6069825A (en) * 1998-09-16 2000-05-30 Turbo Ic, Inc. Charge pump for word lines in programmable semiconductor memory array

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4094012A (en) * 1976-10-01 1978-06-06 Intel Corporation Electrically programmable MOS read-only memory with isolated decoders
US4340943A (en) * 1979-05-31 1982-07-20 Tokyo Shibaura Denki Kabushiki Kaisha Memory device utilizing MOS FETs
GB2094086B (en) * 1981-03-03 1985-08-14 Tokyo Shibaura Electric Co Non-volatile semiconductor memory system
US4503522A (en) * 1981-03-17 1985-03-05 Hitachi, Ltd. Dynamic type semiconductor monolithic memory
US4511811A (en) * 1982-02-08 1985-04-16 Seeq Technology, Inc. Charge pump for providing programming voltage to the word lines in a semiconductor memory array
JPS5968891A (ja) * 1982-10-12 1984-04-18 Toshiba Corp 半導体メモリ
JPS5979490A (ja) * 1982-10-27 1984-05-08 Nec Corp Ｅｐｒｏｍ回路
JPS59154693A (ja) * 1983-02-23 1984-09-03 Hitachi Ltd 半導体記憶装置
JPS59221894A (ja) * 1983-05-30 1984-12-13 Mitsubishi Electric Corp 不揮発性半導体メモリのアドレスデコ−ド回路
JPS6055728A (ja) * 1983-09-07 1985-04-01 Nec Corp 半導体回路
JPS6085493A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd ブ−トストラツプ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6899295B2 (en) 2001-08-09 2005-05-31 Kabushiki Kaisha Jhoshuya Spinning reel having line roller mechanism

Also Published As

Publication number Publication date
EP0211232A3 (en) 1988-12-14
DE3689450D1 (de) 1994-02-10
EP0211232A2 (en) 1987-02-25
EP0211232B1 (en) 1993-12-29
DE3689450T2 (de) 1994-05-11
JPS62103900A (ja) 1987-05-14
US4811292A (en) 1989-03-07

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