KR970701450A - 광범위의 전원에서 동작하는데 적합한 저전압 바이씨모스 디지탈 지연 체인(Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range) - Google Patents

광범위의 전원에서 동작하는데 적합한 저전압 바이씨모스 디지탈 지연 체인(Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range) Download PDF

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KR970701450A
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씨. 마틴 브라이언
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요트.게.아. 롤페즈
필립스 일렉트로닉스 엔.브이.
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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Abstract

BiCMOS 디지탈 지연 체인은 입력 터미널 및 출력 터미널간에 결합된 두개의 신호 통로를 구비한다. 제1신호 통로는 직렬로 결합된 두개의 CMOS 인버터를 구비하는 반면, 제2통로는 BiCMOS 인버터에 결합된 하나의 CMOS 인버터를 갖는데, 상기 제2통로는 BiCMOS 풀-다운 회로에 결합되어 있다. 지연 체인의 입력 및 출력 터미널간에 두개의 신호 통로를 제공하므로써, 제로 정전력 저전압 회로는 두개의 스위칭 방향중 어느 하나의 스위칭 방향에서 보다 높은 전원 감도를 얻을 수 있다. 이와 같은 특성이 직접 회로 수행 성능의 변화를 최소화 하면서 광범위의 포텐셜에 걸쳐서 동작하도록 한다.

Description

광범위의 전원에서 동작하는데 적합한 저전압 바이씨모스 디지탈 지연 체인(Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 BiMOS 디지탈 지연 체인의 제1실시예에 대한 개략도.

Claims (8)

  1. 논리회로를 구비하는 전자 회로에 있어서, 상기 논리회로는 제1논리 상태에서 제2논리 상태로 스위칭시키면서 고전원 포텐셜 감도를 제공하고 상기 제2논리 상태에서 상기 제1논리 상태로 스위칭시키면서 저전원 포텐셜 감도를 제공하므로써 최대 스위칭 주파수가 전원 주파수 변경에도 불구하고 일정하게 유지되는 것을 특징으로 하는 전자 회로.
  2. 제1항에 있어서, 상기 논리 회로는; -2진수 입력 신호를 수신하는 입력(IN)과, -2진수 출력 신호를 제공하는 출력(OUT)과,-상기 입력 및 상기 출력간에 병렬로 배열된 제1 및 제2신호통로를 구비하며, -상기 제1통로는 직렬로 접속된 PEET(PO) 및 NFET(NO)를 갖는 비대칭 제1CMOS 논리 게이트(U2)를 구비하며, 상기 PEET는 상기 NFET보다 크고 상기 PEET 및 상기 NFET의 공통 노드는 출력에 접속되며, -상기 제2통로는 상기 출력에 접속되는 주전류 통로 및 제어전류를 수신하는 베이스 전극을 갖는 제1바이폴라 트랜지스터(Q2)를 갖는 BiMOS 풀-다운 회로(U3,Q1,N1,N2,N3,Q2)를 구비하며, 상기 풀-다운 회로는 상기 입력신호에 응답하여 상기 제어 전류를 상기 제1바이폴라 트랜지스터의 상기 베이스 전극에 공급하도록 동작되며, 상기 제어 전류는 상기 회로의 공급 노드에서의 공급 전압(Vcc)이 낮게 됨에 따라서 낮게 되는 것을 특징으로 하는 전자 회로.
  3. 제2항에 있어서, 상기 BiMOS 회로는; -상기 입력에 접속된 게이트 입력을 갖는 제2CMOS 논리 게이트(U3)와, -베이스 전극이 상기 제1CMOS 논리 게이트의 게이트 출력에 접속되고 주전류 통로가 상기 공급 노드에 접속되는 추가 바이폴라 트랜지스터(Q1)와, -제어 전극이 상기 입력 신호를 수신하고 주전류 통로가 상기 추가 바이폴라 트랜지스터의 상기 주 전류 통로와 직렬로 접속되는 제2NFET(N1)와, -제어 전극이 상기 추가 바이폴라 트랜지스터 주 전류 통로 및 상기 제1NFET간의 공통노드에 접속되고 주전류 통로가상기출력 및 상기 제1바이폴라 트랜지스터의 베이스 전극간에 접속되는 제3NFET(N2)를 구비하는 것을 특징으로 하는 전자 회로.
  4. 제3항에 있어서, 상기 제1CMOS 논리 게이트는 상기 공통 노드에 접속되는 입력을 구비하는 것을 특징으로 하는 전자 회로.
  5. 제3항에 있어서, 상기 제3CMOS 논리 게이트(U1)는 상기 입력 및 상기 제1CMOS 논리 게이트의 게이트 입력간에 배열되는 것을 특징으로 하는 전자 회로.
  6. 제3항에 있어서, 상기 제1CMOS 논리 게이트의 게이트 입력은 상기 제2CMOS 논리 게이트의 상기 게이트 출력에 접속되는 것을 특징으로 하는 전자 회로.
  7. 제2항에 있어서, 적어도 하나의 추가 CMOS 논리 게이트는 상기 입력 또는 상기 출력에 접속되는 것을 특징으로 하는 전자 회로.
  8. 제1항,제2항,제3항,제4항,제5항,제6항 또는 제7항 중 어느 한 항에 있어서, 상기 전자 회로는 지연 체인으로 동작되는 것을 특징으로 하는 전자 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960704512A 1994-12-14 1995-11-16 넓은전원범위에서동작하기에적합한 저전압BiCMOS디지털지연체인 KR100350820B1 (ko)

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US355,568 1994-12-14
PCT/IB1995/001014 WO1996019868A1 (en) 1994-12-14 1995-11-16 LOW-VOLTAGE BiCMOS DIGITAL DELAY CHAIN SUITABLE FOR OPERATION OVER A WIDE POWER SUPPLY RANGE

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