KR970031344A - 반도체 회로 및 래치 회로(Latch circuit for receiving small amplitude signals) - Google Patents

반도체 회로 및 래치 회로(Latch circuit for receiving small amplitude signals) Download PDF

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Abstract

입력 신호가 공급되고, 활성화될 때, 상기 입력 신호에 응답하여 출력 신호를 발생시키는 입력단과, 상기 입력단에 결합되고, 활성화될 때, 상기 출력 신호의 레벨을 유지하는 래칭단을 포함하고, 상기 입력단은 차동 형태로 결합된 한 쌍의 바이폴라 트랜지스터(Q1, Q2)를 포함하고, 상기 래칭단은 차동 형태로 결합된 한 쌍의 절연된 전계 효과 트랜지스터(M1, M2)를 포함하는 것을 특징으로 하는 래치 회로.

Description

반도체 회로 및 래치 회로(Latch circuit for receiving small amplitude signals)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 제 1 실시예의 구성을 도시한 회로도.

Claims (7)

  1. 반도체 회로에 있어서, 제 1 노드와 제 2 노드 사이에 접속되고, 제 1 입력 단자에 접속된 베이스를 갖는 제 1 바이폴라 트랜지스터; 제 3 노드와 상기 제 2 노드 사이에 접속되고, 제 2 입력 단자에 접속된 베이스를 갖는 제 2 바이폴라 트랜지스터; 제 1 전원 라인과 상기 제 1 노드 사이에 접속된 제 1 저항성 소자; 상기 제 1 전원 라인과 상기 제 3 노드 사이에 접속된 제 2 저항성 소자; 상기 제 1 노드와 상기 제 4 노드 사이에 접속되고, 게이트를 갖는 제 1 MOS 트랜지스터; 상기 제 3 노드와 상기 제 4 노드 사이에 접속되고, 게이트를 갖는 제 2 MOS 트랜지스터; 상기 제 2 노드에 접속되어 제 1 시간 주기 동안 동작하는 제 1 전류원; 상기 제 4 노드에 접속되어 제 2 시간 주기 동안 동작하는 제 2 전류원; 상기 제 1 노드와 상기 제 2 MOS 트랜지스터의 게이트 사이에 결합된 제 1 신호 전송 회로와; 상기 제 3 노드와 상기 제 1 MOS 트랜지스터의 게이트 사이에 결합된 제 2 신호 전송 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  2. 제 1 항에 있어서, 상기 제 1 신호 전송 회로는, 상기 제 1 전압원 라인과 제 1 출력 단자 사이에 접속되고 상기 제 1 노드에 접속된 베이스를 갖는 제 3 바이폴라 트랜지스터와; 상기 제 1 출력 단자와 상기 제 2 전압원 라인 사이에 접속되고 바이어스 전압을 수신하는 게이트를 갖는 제 3 MOS 트랜지스터를 구비하고, 상기 제 2 신호 전송 회로를 상기 제1 전압원 라인과 제 2 출력 단자 사이에 접속되고 상기 제 3 노드에 접속된 베이스를 갖는 제 4 바이폴라 트랜지스터와, 상기 제 2 출력 단자와 상기 제2 전압원 라인 사이에 접속되고 상기 바이어스 전압을 수신하는 게이트를 갖는 제 4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 회로.
  3. 제 1 항에 있어서, 상기 제 1 신호 전송 회로는 상기 제 1 전압원 라인과 제 1 출력 단자 사이에 접속되고 상기 제 1 노드에 접속된 베이스를 갖는 제 3 바이폴라 트랜지스터, 상기 제 1 출력 단자와 제 5 노드 사이에 접속된 제 3 저항성 소자, 상기 제 5 노드와 상기 제 2 전압원 라인 사이에 접속되고 바이어스 전압을 수신하는 게이트를 갖는 제 3 MOS 트랜지스터를 구비하고, 상기 제 2 신호 전송 회로는 상기 제 1 전압원 라인과 제 2 출력 단자 사이에 접속되고 상기 제 3 노드에 접속된 베이스를 갖는 제 4 바이폴라 트랜지스터, 상기 제 2 출력 단자와 제 6 노드 사이에 접속된 제 4 저항성 소자, 상기 제 6 노드와 상기 제 2 전압원 라인 사이에 접속되고 바이어스 전압을 수신하는 게이트를 갖는 제 4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 회로.
  4. 제 1 항에 있어서, 상기 제 1 전류원은 상기 제 2 노드와 상기 제 2 전압원 라인 사이에 접속되고 반전된 제어 신호를 수신하는 게이트를 갖는 제 3 MOS 트랜지스터를 구비하고, 상기 제 2 전류원은 상기 제 4 노드와 상기 제 2 전압원 라인 사이에 접속되고 상기 제어 신호를 수신하는 게이트를 갖는 제 4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 회로.
  5. 제 1 항에 있어서, 상기 제 1 신호 전송 회로는, 상기 제 1 전원 라인과 제 5 노드 사이에 접속되고 상기 제 1 노드에 접속된 게이트를 갖는 제 1 전도형의 제 3 MOS 트랜지스터, 상기 제 5 노드와 상기 제 2 전원 라인 사이에 접속되고 상기 제 5 노드에 접속된 게이트를 갖는 제 2 전도형의 제 2 MOS 트랜지스터, 상기 제 1 전원 라인과 상기 제 2 출력 단자 사이에 접속되고 상기 제 3 노드에 접속된 게이트를 갖는 제 1 전도형의 제 5 MOS 트랜지스터, 상기 제 2 출력 단자 사이에 접속된 상기 제 2 전도형 제 6 MOS 트랜지스터를 구비하고, 상기 제 2 신호 전송 회로는, 상기 제 1 전원 라인과 제 6 노드 사이에 접속되고 상기 제 3 노드에 접속된 게이트를 갖는 제 1 전도형의 제 7 MOS 트랜지스터, 상기 제 6 노드와 상기 제 2 전원 라인 사이에 접속되고 상기 제 6 노드에 접속된 게이트를 갖는 제 2 전도형의 제 8 MOS 트랜지스터, 상기 제 1 전원 라인과 상기 제 1 출력 단자 사이에 접속되고 상기 제 1 노드에 접속된 게이트를 갖는 제 1 전도형의 제 9 MOS 트랜지스터와, 상기 제 1 출력 단자와 상기 제 2 전원 라인 사이에 접속되고 상기 제 6 노드에 접속된 게이트를 갖는 제 10 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 회로.
  6. 반도체 회로에 있어서, 한 입력 신호를 수신하여 출력 노드에 제 1 출력 신호를 출력하는 제 1 차동 회로; 상기 제 1 출력 신호를 수신하여 그 제 1 출력 신호에 응답하여 제 2 출력 신호를 출력 단자에 출력하는 출력 회로와; 상기 출력 단자에 접속되어 상기 출력 단자의 레벨을 래치하는 제 2 차동 회로를 포함하고, 상기 제 1 차동 회로는 바이폴라 트랜지스터로 구성되고, 상기 제 2 차동 회로는 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 회로.
  7. 입력 신호가 공급되고, 활성화될 때, 상기 입력 신호에 응답하여 출력 신호를 발생시키는 입력단과, 상기 입력단에 결합되고, 활성화될 때, 상기 출력 신호의 레벨을 유지하는 래칭단을 포함하고, 상기 입력단은 차동 형태로 결합된 한쌍의 바이폴라 트랜지스터를 포함하고, 상기 래칭단은 차동 형태로 결합된 한 쌍의 절연된 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 래치 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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