KR950029773A - 전압 레벨 검출 회로 및 반도체 기억 장치 - Google Patents

Abstract

노이즈에 강한 전압 레벨 검출 회로를 제공한다. 검출 회로부(100)는 피레벨 검출 신호 S를 입력하고, 미리 정한 구간에 이 피레벨 검출 신호 S의 전압 레벨이 있는지 여부를 검출한다. 출력 회로부(101)는 검출 회로부(100)로 피레벨 검출 신호 S가 미리 정한 구간에 있을 때, 검출 신호 AT를 출력한다. 지역 회로부(102)는 검출 회로부(100)과 출력 회로부(101)와의 사이에 설치되고, 검출 회로부(100)가 피레벨 검출 신호 S가 미리 정한 구간에서 벗어난 것을 검출하면 출력회로부(101)에서 출력되고 있는 검출 신호 AT의 소실을 일정시간 지연시킨다.

Description

전압 레벨 검출 회로 및 반도체 기억 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 청구항 1에 기재한 발명의 원리 설명도, 제2도는 청구항 2에 기재한 발명의 원리 설명도, 제3도는 일 실시예를 표시하는 어드레스 천이 검출 회로의 요부 회로.

Claims (8)

1. 피레벨 검출 신호(S)의 미리 정한 전압 레벨의 구간을 검출하는 회로부(100)와, 그 검출 신호(AT)를 출력하는 출력 회로부(101)로 구성되는 전압 레벨 검출 회로에 있어서, 피레벨 검출 신호(S)가 미리 정한 전압 레벨의 구간에서 벗어났을 때, 상기 출력 회로(101)에서의 검출 신호(AT)의 소실을 일정 시간 지연시키는 지연 회로부(102)를 구비한 것을 특징으로 하는 전압 레벨 검출 회로.
2. 일단이 고전위 전원(Vcc)에 접속된 저항(R)에 대하여 접속되고, 제1 및 제2의 MOS 트랜지스터(T11, T12)를 직렬로 접속하여 구성한 제1의 검출 회로부(LD)와; 제1의 검출 회로부(LD1)에 대하여 병렬로 접속되고, 제3 및 제4의 NMOS 트랜지스터(T13, T14)를 직렬로 접속하여 구성한 제2의 검출 회로부(LD2)와; 제1의 MOS 트랜지스터(T11)의 게이트에 접속되고, 피레벨 검출 신호(S)가 MOS 트랜지스터(T12)의 게이트에 입력하는 것보다 지연되어 이 피레벨 검출 신호(S)의 반전 신호를 입력시키는 제1의 지연 회로(1)와; 제3의 MOS 트랜지스터(T13)의 게이트 접속되고, 상기 피레벨 검출 신호(S)가 상기 제1의 지연 회로(1)을 개재하여 상기 제1의 MOS 트랜지스터(T11)의 게이트에 입력되는 반전 신호보다 저지연되어 이 피레벨 검출 신호(S)를 입력시키는 제2의 지연 회로(2)와; 제4의 MOS 트랜지스터(T14)의 게이트에 접속되고, 상기 피레벨 검출 신호(S)의 반전 신호가 상기 제1의 지연 회로(1)을 개재하여 상기 제1의 MOS 트랜지스터(T11)의 게이트에 입력되는 것보다 빠르고 또한 제2의 MOS 트랜지스터(T12)의 게이트에 입력하는 이 피레벨 검출 신호(S)보다더 지연하여 이피레벨 검출 신호(S)의 반전 신호를 입력시키는 제3의 지연 회로(3)로 구성되는 전압 레벨 검출 신호에 있어서, 제2의 지연 회로(2)의 입력단에 피레벨 검출 신호(S)에 대한 응답 레벨이 제2의 MOS 트랜지스터(T12)의 응답 레벨보다 높은 인버터 회로(2A)를 설치하고, 제1 및 제3의 지연 회로(1, 3)의 입력단에 피레벨검출 신호(S)에 대한 응답 레벨이 제2의 지연 회로(2)의 인버터 회로(2a)의 응답 레벨보다 높은 인버터 회로(1a, 3a)를 설치한 것을 특징으로 하는 전압 레벨 검출 회로.
3. 제2항에 있어서, 제1∼제3의 지연 회로(1∼3)는 인버터 회로로 형성되는 것을 특징으로 하는 전압 레벨 검출 회로.
4. 제2항에 있어서, 제1∼제3의 지연회로(1∼3)는 인버터 회로는 CMOS 트랜지스터이고, 그 입력단의 CMOS 트랜지스터의 증가형 P 채널 MOS 트랜지스터와 증가형 N 채널 MOS 트랜지스터의 채널폭의 비 또는 채널 길이의 비를 변경하여 응답 레벨을 조정한 것을 특징으로 하는 전압 레벨 검출 회로.
5. 제2항에 있어서, 제1∼제4의 MOS 트랜지스터(T11∼T14)는 증가형 N 채널 MOS 트랜지스터로 구성한 것을 특징으로 하는 전압 레벨 검출 회로.
6. 2개의 낸드 회로(31,32)로 구성되는 플립플롭 회로의 한쪽의 입력 단자에는 낸드 회로(31, 32)의 응답 레벨보다 낮은 응답 레벨의 인버터 회로(30)을 개재하여 피레벨 검출 신호(S)를 입력하고, 플립플롭 회로의 타방의 입력 단자에는 직접 피레벨 검출 신호(S)를 입력하고, 2개의 낸드 회로(31,32)의 출력 단자는 이 낸드 회로(31,32)의 응답 레벨보다 낮은 응답 레벨의 낸드 회로(33)를 기재하여 인버터 회로(34)에 접속한 것을 특징으로 하는 전압 레벨 검출 회고.
7. 반도체 기억 장치의 어드레스 천이 검출 회로를 청구항 1, 2 또는 6의 어느 하나의 전압 레벨 검출 회로를 이용한 것을 특징으로 하는 반도체 기억 장치.
8. 동적 랜덤 액세스 메모리의 어드레스 천이 검출 회로를 청구항 1, 2 또는 6의 어느 하나의 전압 레벨 검출 회로를 이용한 것을 특징으로 하는 반도체 기억장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.