KR900005455A - 레벨 변환 기능을 갖는 출력버퍼회로 - Google Patents

Abstract

내용 없음.

Description

레벨 변환 기능을 갖는 출력버퍼회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 제3도에 도시된 형상의 노드(node)에서의 신호들의 파형도.

제5도는 본 발명의 첫번째 바람직한 실시예의 회로도.

제6도는 제5도에 도시된 형상의 노드에서의 신호들의 파형도.

Claims (23)

1. 입력 신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력단자에 결합된 입력단자를 가지며, 상기 입력단자의 전위를 기초로 전원으로 부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력 신호가 상기 출력 단자를 통하여 외부회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 입력신호의 전압이 변할때 소정의 시간동안 제어신호를 발생하기 위한 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 첫번째 수단이 상기 입력 신호의 전압의 변화에 대하여 상기 두번째 전위를 출력할때 상기 세번째 수단으로 부터 공급된 상기 제어신호에 의하여 정의된 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력 단자의 전위를 상기 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단등으로 이루어진 출력버퍼회로.
2. 제1항에 있어서, 상기 네번째 수단이 게이트 단자와 첫번째 및 두번째 단자들을 가지는 MOS 트랜지스터를 포함하고, 상기 제어신호가 MOS 트랜지스터의 게이트 단자에 공급되며, 상기 첫번째와 두번째 단자들이 상기 전원에 접속되는 출력버퍼회로.
3. 제1항에 있어서, 상기 세번째 수단이 상기 소정의 시간만큼 상기 입력신호를 지연하고 지연된 신호를 출력하며 상기 입력신호와 상기 지연된 신호로 부터 상기 제어신호를 발생하기 위한 지연수단을 포함하는 출력버퍼회로.
4. 제3항에 있어서, 상기 지연수단이 인버터를 포함하고, 상기 게이트 수단이 NAND 게이트와 인버터를 포함하는 출력버퍼회로.
5. 제1항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력단자를 형성하며, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력단자를 형성하고, 상기 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
6. 제1항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 출력신호가 ECL 레벨 신호인 출력버퍼회로.
7. 제1항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 두번째 전위가 CMOS 논리의 하이 레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.
8. 입력신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력 단자에 결합된 입력 단자를 가지며, 상기 입력 단자의 전위를 기초로 전원으로 부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력신호가 상기 출력 단자를 통하여 외부회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 두번째 수단의 상기 입력단자의 상기 전위와 상기 입력신호로 부터 첫번째와 두번째 제어 신호들을 발생하고, 상기 입력신호의 전압이 변할때 상기 첫번째와 두번째 제어신호들이 소정의 시간에 설정되도록 정의되는 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 첫번째 수단이 상기 입력 신호의 전압의 변화에 대하여 전위를 출력할때 상기 세번째 수단으로부터 공급된 상기 첫번째와 두번째 제어신호들에 의하여 정의된 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력 단자의 전위를 상기 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단등으로 이루어진 출력버퍼회로.
9. 제8항에 있어서, 상기 네번째 수단이 상기 두번째 수단의 상기 입력단자와 상기 전원 사이에 직렬로 접속된 첫번째와 두번째 MOS 트랜지스터들을 포함하고, 상기 첫번째와 두번째 제어신호들이 상기 첫번째와 두번째 MOS 트랜지스터들의 게이트에 각각 공급되는 출력버퍼회로.
10. 제9항에 있어서, 상기 세번째 수단이 상기 두번째 수단의 상기 입력단자의 전위로 부터 피드백 신호를 발생하기 위한 CMOS 인버터 수단, 상기 소정의 시간만큼 상기 입력 신호를 지연하고 지연된 신호를 출력하기 위한 지연 수단 및 상기 피드백 신호와 상기 지연된 신호로부터 상기 두번째 제어신호를 발생하기 위한 게이트 수단을 포함하고, 상기 입력 신호가 상기 첫번째 제어 신호로서 상기 첫번째 MOS 트랜지스터의 게이트에 공급되며, 상기 게이트 수단으로 부터 얻어진 상기 두번째 제어 신호가 상기 두번째 MOS 트랜지스터의 게이트에 공급되는 출력버퍼회로.
11. 제10항에 있어서, 상기 지연수단이 인버터를 포함하고, 상기 게이트 수단이 NOR 게이트를 포함하는 출력버퍼회로.
12. 제8항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력 단자를 형성하고, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력 단자를 형성하고, 상기 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
13. 제8항에 있어서, 상기 입력 신호가 CMOS 레벨 신호이고, 상기 출력 신호가 ECL 레벨 신호인 출력버퍼회로.
14. 제8항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 두번째 전위가 CMOS 논리의 하이레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.
15. 입력 신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력단자에 결합된 입력단자를 가지며, 상기 입력단자의 전위를 기초로 전원으로부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력 신호가 상기 출력 단자를 통하여 외부 회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 입력신호의 전압의 첫번째 변화에 대하여 첫번째 소정의 시간동안 상기 입력 신호로 부터 첫번째 제어신호를 발생하고 상기 입력 신호의 전압의 두번째 변화에 대하여 두번째 소정의 시간동안 상기 입력신호로부터 두번째 제어신호를 발생하기 위한 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 세번째 수단으로 부터 공급된 상기 첫번째 제어 신호에 의하여 정의된 첫번째 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력단자의 전위를 상기 두번째 전위보다 더 낮게 설정하고, 상기 세번째 수단으로 부터 공급된 상기 두번째 제어 신호에 의하여 정의된 상기 두번째 소정의 시간동안 상기 기생용량을 충전하고 상기 첫번째 전위와 동일한 상기 두번째 수단의 상기 입력단자의 전위를 설정하기 위한 네번째 수단 등으로 이루어진 출력버퍼회로.
16. 제15항에 있어서, 상기 네번째 수단이 상기 두번째 제어 신호가 공급된 게이트, 상기 전원에 접속된 소오스 및 상기 두번째 수단의 입력 단자에 접속된 드레인을 갖는 PMOS 트랜지스터와 상기 첫번째 제어 신호가 공급된 게이트, 상기 전원에 접속된 소오스 및 상기 두번째 수단의 상기 입력단자에 접속된 드레인을 갖는 NMOS 트랜지스터를 포함하는 출력버퍼회로.
17. 제15항에 있어서, 상기 세번째 수단이 상기 입력 전압을 지연하고 지연된 신호를 출력하기 위한 지연수단, 상기 입력 신호와 상기 지연된 신호로 부터 상기 첫번째 제어신호를 발생하기 위한 첫번째 게이트 수단 및 상기 입력신호와 상기 지연된 신호로 부터 상기 두번째 제어신호를 발생하기 위한 두번째 게이트 수단을 포함하는 출력버퍼회로.
18. 제17항에 있어서, 상기 지연수단이 인버터를 포함하는 출력버퍼회로.
19. 제17항에 있어서, 상기 첫번째 게이트 수단이 상기 입력신호와 상기 지연된 신호를 수신하고 NAND 게이트 신호를 출력하기 위한 NAND 게이트 수단과 상기 NAND 게이트 신호를 인버트하므로써 상기 첫번째 제어신호를 출력하기위한 인버터 수단을 포함하는 출력버퍼회로.
20. 제17항에 있어서, 상기 두번째 게이트 수단이 상기 입력 신호와 상기 지연된 신호를 수신하고 NOR 게이트 신호를 출력하기 위한 NOR 게이트 수단과 상기 NOR 게이트 신호를 인버트하므로써 상기 두번째 제어 신호를 출력하기 위한 인버터 수단을 포함하는 출력버퍼회로.
21. 제15항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력단자를 형성하며, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력 단자를 형성하고, 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
22. 제15항에 있어서, 상기 입력 신호가 CMOS 레벨 신호이고, 상기 출력 신호가 ECL 레벨 신호인 출력버퍼회로.
23. 제15항에 있어서, 상기 입력 신호가 CMOS 레벨신호이고, 상기 두번째 전위가 CMOS 논리의 하이레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.