KR970071789A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR970071789A
KR970071789A KR1019970000491A KR19970000491A KR970071789A KR 970071789 A KR970071789 A KR 970071789A KR 1019970000491 A KR1019970000491 A KR 1019970000491A KR 19970000491 A KR19970000491 A KR 19970000491A KR 970071789 A KR970071789 A KR 970071789A
Authority
KR
South Korea
Prior art keywords
memory
activation
signal
response
memory block
Prior art date
Application number
KR1019970000491A
Other languages
English (en)
Other versions
KR100274916B1 (ko
Inventor
나오야 와타나베
카추미 도사카
Original Assignee
키타오카 타카시
미쓰비시 덴키 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키타오카 타카시, 미쓰비시 덴키 가부시끼가이샤 filed Critical 키타오카 타카시
Publication of KR970071789A publication Critical patent/KR970071789A/ko
Application granted granted Critical
Publication of KR100274916B1 publication Critical patent/KR100274916B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

공유되는 감지 증폭기 구성을 갖는 반도체 기억 장치는 페이지 비트율의 높은 주기억을 구현하는데 사용된다. 감지 증폭기 대(sense amplifier bands)(SA#1~SA#N)를 공유하기 위해 배치되는 각각의 메모리 블럭(MB#O~MB#N)과, 이 메모리 블럭에 공통적으로 제공되어 내부 데이타를 전송하는 전역 IO 버스(GIOB)와, 각각의 메모리 블럭에 대응하여 배치되는 로컬 IO 버스 버스(LIOn, /LIOn)의 접속은 열 선택 동작과 관련된 신호(Ø CD)에 기초하여 제어된다. 각각의 메모리 블럭이 뱅크로서 사용될 수 있도록 각각의 메모리 블럭은 서로 독립적으로 구동되며, 또한 하나의 메모리 블럭이 활성화 된 상태에서 다른 메모리 블럭에 액세스되더라도, 전역 IO 버스상에서는 데이타 충돌이 방지된다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 제4도에 도시된 감지 증폭기 대의 구성을 개략적으로 도시한 도면.

Claims (3)

  1. 반도체 기억 장치(a semionductor memory device)에 있어서, 제각기 행열 상태로 배열되는 다수의 메모리 셀을 갖는 다수의 메모리 블럭을 포함하는 메모리 어레이(a memory array)와; 상기 다수의 메모리 블럭 각각에 대응하여 제공되고, 제각기 대응하는 메모리 블럭내의 선택된 열과 데이타를 전송 및 수신하기 위한 다수의 로컬 입출력 버스(a plurality of local imput/output buses)와; 상기 다수의 메모리 블럭에 공통적으로 제공되는 전역 입출력 버스(a global imput/output bus)와; 상기 다수의 메모리 블럭 각각에 대응하여 제공되고, 제1뱅크 어드레스(a first bank address)및 동작 모드 지시 신호에 응답하여, 선택적 및 독립적으로 활성화되고, 활성화시 대응하는 메모리 블럭을 활성화하기 위한 뱅크 활성화 수단(bank activation means)과; 상기 다수의 각각의 로컬 입출력 버스와 상기 전역 입출력 버스 사이에 제공되고, 활성화시 대응하는 로컬 입출력 버스와 상기 전역 입출력 버스를 전기적으로 접속하기 위한 다수의 뱅크 선택 스위치(a plurality of bank select switches)와; 열 선택 동작 지시 신호(a column select operation instruction signal)및 상기 열 선택 동작 지시 신호와 동시에 제공되는 뱅크 어드레스 신호(a bank address singnal)에 응답하여, 상기 동시에 제공된 뱅크 어드레스 신호에 의해 지정되는 메모리 블럭에 대응하여 제공되는 로컬 입출력 버스의 뱅크 선택 스위치(a bank select switch)를 활성화하기 위한 뱅크 선택 제어수단(bank select control means)을 포함하는 반도체 기억 장치.
  2. 반도체 기억 장치에 있어서, 행열 상태로 배열된 다수의 메모리 셀을 제각기 포함하고 열 방향을 따라 정렬하여 배치되는 다수의 메모리 블럭을 포함하는 메모리 어레이와; 상기 메모리 어레이내의 인접 메모리 블럭 사이에 제공되고, 활성화시 선택적으로 인접 메모리 블럭들중 어느 하나와 접속되어, 대응하는 메모리 블럭의 열(column)상의 메모리 셀 데이타를 검출하여 증폭하기 위한 다수의 감지 증폭기 대(a plurality of sense amplifier bands)와; 상기 각각의 메모리 블럭과 상기 다수의 각각의 감지 증폭기 대 사이에 제공되고, 활성화시 대응하는 메모리 블럭의 각각의 열을 대응하는 감지 증폭기 대에 접속시키기 위한 다수의 블럭 분리/접속수단(a plurality of block isolation/connection means)과; 상기 메모리 어레이내의 메모리 블럭을 지정하는 뱅크 어드레스 신호에 응답하여, 어드레스 지정된 메모리 블럭과 감지 증폭기 대를 공유하는 메모리 블럭에 제공된 블럭 분리/접속 수단을 비활성화시키기 위한 분리/접속 제어 수단(isolation/connection countrol means)과; 각각의 상기 다수의 감지증폭기 대에 대응하여 제공되고, 상기 뱅크 어드레스 신호 및 감지 활성화신호에 응답하여, 상기 어드레스 지정된 메모리 블럭에 대하여 제공된 감지 증폭기 대를 활성화시키기 위한 감지 활성 제어수단(sense activation control means)을 포함하고, 상기 감지 활성 제어 수단은, (a)감지 증폭기 대를 가장 최근에 사용한 메모리 블럭을 지정하는 뱅크 어드레스 데이타를 기억하기 위한 기억 수단(storage means)과; (b)상기 기억 수단에 의해 기억된 뱅크 어드레스 에이타와 상기 뱅크 어드레스 신호의 일치/불일치를 판별하기 위한 판별 수단(determination means)을 포함하고; 또한, 상기 판별 수단이 불일치를 나타내는 경우, 어레이 구동 활성화 신호의 활성화에 응답하여, 대응하는 감지 증폭기 대를 비활성화시키기 위한 비활성화 수단(inactivation means)과; 상기 메모리 블럭 각각에 대응하여 제공되고, 상기 뱅크 어드레스 신호와, 행을 지정하기 위한 행 어드레스 신호와, 상기 어레이 구동 활성화 신호에 응답하여, 대응하는 메모리 블럭의 행을 선택 상태로 구동하고, 상기 감지 활성화 신호를 활성화하여 대응하는 감지 활성 제어 수단에 제공하기 위한 어레이 구동 수단(array driving means)을 포함하고, 상기 어레이 구동 수단 및 상기 블럭 분리/접속 수단은, 상기 비활성화 수단의 상기 대응하는 감지 증폭기 대의 비활성화에 응답하여, 대응하는 메모리 블럭을 비활성 상태로 구동하고, 상기 대응하는 감지 증폭기 대로부터 상기 대응하는 메모리 블럭을 분리시키는 수단을 포함하는 반도체 기억 장치.
  3. 반도체 기억 장치에 있어서, 행열 상태로 배열되는 다수의 메모리 셀을 포함하는 메모리 어레이와; 어레이 활성화 지시 신호에 응답하여 활성화하고, 제1어드레스 신호에 따라 상기 메모리 어레이의 행을 선택하기 위한 행 선택 수단(row selecting means)과; 판독 동작 지시 신호에 응답하여 활성화되고, 활성화시 제2어드레스 신호에 따라 상기 메모리 어레이의 열을 선택하고, 상기 선택된 열상의 메모리 셀의 데이타를 장치 외부로 판독하는 판독 수단(reading means)과; 상기 판독 동작 지시 신호에 응답하여, 상기 판독 수단으로부터 장치 외부로 판독되는 데이타가 유효한 것임을 나타내는 데이타 유효 신호를 장치 외부로 출력하기 위한 데이타 유효 신호 출력 수단(datd valid signal output means)을 포함하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970000491A 1996-04-22 1997-01-10 반도체기억장치 KR100274916B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8100122A JPH09288888A (ja) 1996-04-22 1996-04-22 半導体記憶装置
JP96-100122 1996-04-22

Publications (2)

Publication Number Publication Date
KR970071789A true KR970071789A (ko) 1997-11-07
KR100274916B1 KR100274916B1 (ko) 2000-12-15

Family

ID=14265541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970000491A KR100274916B1 (ko) 1996-04-22 1997-01-10 반도체기억장치

Country Status (4)

Country Link
US (3) US5956285A (ko)
JP (1) JPH09288888A (ko)
KR (1) KR100274916B1 (ko)
TW (1) TW316979B (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3099931B2 (ja) * 1993-09-29 2000-10-16 株式会社東芝 半導体装置
JPH09288888A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体記憶装置
JP3252895B2 (ja) * 1997-11-07 2002-02-04 日本電気株式会社 半導体記憶装置及びその駆動方法
JPH11149786A (ja) * 1997-11-18 1999-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体メモリ
KR100486221B1 (ko) * 1997-11-18 2005-09-30 삼성전자주식회사 입출력라인을공유한복수개의메모리뱅크를구비한메모리장치
US6199145B1 (en) * 1998-02-27 2001-03-06 Intel Corporation Configurable page closing method and apparatus for multi-port host bridges
US6295231B1 (en) 1998-07-17 2001-09-25 Kabushiki Kaisha Toshiba High-speed cycle clock-synchronous memory device
KR100335486B1 (ko) * 1999-03-22 2002-05-04 윤종용 다수개의 스택형 뱅크들에 공유되는 데이터 입출력 라인의 구조를 갖는 반도체 메모리 장치
KR100333728B1 (ko) 1999-06-30 2002-04-25 박종섭 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치
JP2001067866A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100310992B1 (ko) * 1999-09-03 2001-10-18 윤종용 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법
US6459645B2 (en) 1999-09-30 2002-10-01 Intel Corporation VPX bank architecture
US6553552B1 (en) * 2000-01-27 2003-04-22 National Semiconductor Corporation Method of designing an integrated circuit memory architecture
JP2001229670A (ja) * 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体記憶装置
US6240038B1 (en) * 2000-02-21 2001-05-29 Hewlett Packard Company Low area impact technique for doubling the write data bandwidth of a memory array
JP2001344970A (ja) * 2000-06-06 2001-12-14 Mitsubishi Electric Corp 半導体記憶装置
JP2002025251A (ja) * 2000-07-06 2002-01-25 Mitsubishi Electric Corp 半導体記憶装置
JP4936582B2 (ja) * 2000-07-28 2012-05-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002093159A (ja) * 2000-09-08 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
US6681350B2 (en) * 2001-05-05 2004-01-20 Cadence Design Systems, Inc. Method and apparatus for testing memory cells for data retention faults
DE10126115B4 (de) * 2001-05-29 2005-06-30 Infineon Technologies Ag Datenausgabeschnittstelle für Halbleiterspeicher
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
ITRM20010524A1 (it) * 2001-08-30 2003-02-28 Micron Technology Inc Struttura a schiera di memoria flash.
JP2004103121A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp 半導体装置
KR100548551B1 (ko) * 2002-09-11 2006-02-02 주식회사 하이닉스반도체 글로발 어드레스 라인 공유를 이용한 어드레스 전송 방법및 그 회로
US7333378B2 (en) * 2002-09-18 2008-02-19 Samsung Electronics Co., Ltd Memory device that recycles a signal charge
JP2004234729A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体記憶装置
KR100492907B1 (ko) 2003-05-30 2005-06-02 주식회사 하이닉스반도체 글로벌 입출력 스킴을 변경한 메모리 소자
US7610061B2 (en) * 2003-09-20 2009-10-27 Samsung Electronics Co., Ltd. Communication device and method having a common platform
KR100596432B1 (ko) * 2003-12-29 2006-07-07 주식회사 하이닉스반도체 반도체 메모리 소자
US7227805B2 (en) * 2004-05-10 2007-06-05 Hynix Semiconductor Inc. Semiconductor memory device having a global data bus
KR100666929B1 (ko) * 2004-10-30 2007-01-11 주식회사 하이닉스반도체 메모리 뱅크 구조
JPWO2006080065A1 (ja) * 2005-01-27 2008-06-19 スパンション エルエルシー 記憶装置、およびその制御方法
JP4400497B2 (ja) * 2005-03-31 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
JP5000872B2 (ja) * 2005-09-15 2012-08-15 凸版印刷株式会社 半導体メモリ
JP2007095266A (ja) * 2005-09-28 2007-04-12 Hynix Semiconductor Inc 半導体メモリ装置
US7489585B2 (en) * 2005-09-29 2009-02-10 Hynix Semiconductor Inc. Global signal driver for individually adjusting driving strength of each memory bank
US7394681B1 (en) * 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
KR100919812B1 (ko) * 2008-03-21 2009-10-01 주식회사 하이닉스반도체 비트라인 프리차지 회로
DE102009032821A1 (de) * 2008-10-28 2010-04-29 Giesecke & Devrient Gmbh Speichermedium mit unterschiedlichen Zugriffsmöglichkeiten
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110004084A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 장치
KR101735085B1 (ko) * 2011-01-26 2017-05-15 에스케이하이닉스 주식회사 뱅크 선택 회로 및 이를 포함하는 메모리 장치
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9455000B2 (en) * 2015-02-18 2016-09-27 Apple Inc. Shared gate fed sense amplifier
US9804793B2 (en) * 2016-03-04 2017-10-31 Intel Corporation Techniques for a write zero operation
US10249351B2 (en) 2016-11-06 2019-04-02 Intel Corporation Memory device with flexible internal data write control circuitry
US10490239B2 (en) 2016-12-27 2019-11-26 Intel Corporation Programmable data pattern for repeated writes to memory
US11024361B2 (en) 2017-01-06 2021-06-01 Qualcomm Incorporated Coincident memory bank access via cross connected shared bank resources
US9779798B1 (en) 2017-01-06 2017-10-03 Qualcomm Incorporated Systems, methods, and computer programs for providing row tamper protection in a multi-bank memory cell array
US10217494B2 (en) * 2017-06-28 2019-02-26 Apple Inc. Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch
EP3662474B1 (en) * 2017-07-30 2023-02-22 NeuroBlade Ltd. A memory-based distributed processor architecture
KR102533232B1 (ko) 2017-11-13 2023-05-16 삼성전자주식회사 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484308A (en) * 1982-09-23 1984-11-20 Motorola, Inc. Serial data mode circuit for a memory
US4654849B1 (en) * 1984-08-31 1999-06-22 Texas Instruments Inc High speed concurrent testing of dynamic read/write memory array
JPS63225993A (ja) * 1987-03-13 1988-09-20 Mitsubishi Electric Corp 半導体記憶装置
US5126973A (en) * 1990-02-14 1992-06-30 Texas Instruments Incorporated Redundancy scheme for eliminating defects in a memory device
US5309446A (en) * 1990-07-31 1994-05-03 Texas Instruments Incorporated Test validation method for a semiconductor memory device
US5452418A (en) * 1992-04-24 1995-09-19 Digital Equipment Corporation Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5394403A (en) * 1992-06-12 1995-02-28 Sun Microsystems, Inc. Fully testable chip having self-timed memory arrays
US5357475A (en) * 1992-10-30 1994-10-18 Intel Corporation Method for detaching sectors in a flash EEPROM memory array
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JPH06243674A (ja) * 1993-02-22 1994-09-02 Hitachi Ltd 半導体記憶装置
KR970008188B1 (ko) * 1993-04-08 1997-05-21 가부시끼가이샤 히다찌세이사꾸쇼 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치
JP3304531B2 (ja) * 1993-08-24 2002-07-22 富士通株式会社 半導体記憶装置
US5383155A (en) * 1993-11-08 1995-01-17 International Business Machines Corporation Data output latch control circuit and process for semiconductor memory system
US5533196A (en) * 1994-01-31 1996-07-02 Intel Corporation Method and apparatus for testing for a sufficient write voltage level during power up of a SRAM array
US5485572A (en) * 1994-04-26 1996-01-16 Unisys Corporation Response stack state validation check
JP3135795B2 (ja) * 1994-09-22 2001-02-19 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
AU5368696A (en) * 1995-03-22 1996-10-08 Ast Research, Inc. Rule-based dram controller
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
JPH09120682A (ja) * 1995-10-24 1997-05-06 Mitsubishi Electric Corp 半導体メモリ装置
US5913927A (en) * 1995-12-15 1999-06-22 Mylex Corporation Method and apparatus for management of faulty data in a raid system
US5666324A (en) * 1996-03-15 1997-09-09 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device having current consumption reduced
JPH09288888A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体記憶装置
US5917839A (en) * 1996-06-07 1999-06-29 Texas Instruments Incoporated Apparatus and method for a read-modify-write operation in a dynamic random access memory
US5696768A (en) * 1996-12-10 1997-12-09 Intel Corporation Method and apparatus for data storage array tracking

Also Published As

Publication number Publication date
TW316979B (en) 1997-10-01
US6378102B1 (en) 2002-04-23
US5956285A (en) 1999-09-21
KR100274916B1 (ko) 2000-12-15
JPH09288888A (ja) 1997-11-04
US6091659A (en) 2000-07-18

Similar Documents

Publication Publication Date Title
KR970071789A (ko) 반도체 기억 장치
KR970017611A (ko) 다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치
US4807191A (en) Redundancy for a block-architecture memory
US6178135B1 (en) Multi-bank memory devices having bank selection switches therein that enable efficient sense amplifier utilization
KR930018373A (ko) 멀티포트 반도체 기억장치
EP0905705B1 (en) Space-efficient semiconductor memory having hierarchical column select line architecture
KR970051296A (ko) 다수의 뱅크를 갖는 반도체 메모리 장치
KR920013446A (ko) 블럭라이트 기능을 구비하는 반도체기억장치
KR910010516A (ko) 반도체 메모리장치
KR950020713A (ko) 다이나믹 반도체기억장치
KR890017706A (ko) 다이나믹형 반도체 기억장치
KR930005030A (ko) 반도체 메모리
US4663742A (en) Directory memory system having simultaneous write, compare and bypass capabilites
US6130852A (en) Memory integrated circuit device including a memory having a configuration suitable for mixture with logic
KR970067365A (ko) 반도체 기억장치
KR930022206A (ko) 비트라인 스위치 어레이를 가진 전자 컴퓨터 메모리
EP0905708A3 (en) Memory circuit
KR910014937A (ko) 반도체 기억장치
EP0256935A3 (en) Read only memory device having memory cells each storing one of three states
KR960032497A (ko) 불휘발성 반도체 기억 장치
KR920001545A (ko) 반도체 기억장치
KR860002155A (ko) 반도체 장치
US5650977A (en) Integrated circuit memory device including banks of memory cells and related methods
KR950027829A (ko) 분할된 메모리 블록을 선택적으로 동작시키는 반도체 기억장치
KR890012320A (ko) 반도체기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090910

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee