KR102533232B1 - 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치 - Google Patents

데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치 Download PDF

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Abstract

본 발명은 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 메모리 장치는, 제 1 로컬 라인들을 공유하는 제 1 및 제 2 메모리 셀 그룹들, 제 2 로컬 라인들을 공유하는 제 3 및 제 4 메모리 셀 그룹들, 읽기 명령에 응답하여, 제 1 및 제 2 메모리 셀 그룹들 중 어느 하나로부터 제 1 로컬 라인들로 출력되는 제 1 데이터를 제 1 글로벌 라인들로 전송하는 제 1 전송 회로, 및 읽기 명령에 응답하여 제 3 및 제 4 메모리 셀 그룹들 중 어느 하나로부터 제 2 로컬 라인들로 출력되는 제 2 데이터를 제 2 글로벌 라인들로 전송하는 제 2 전송 회로를 포함하고, 제 1 글로벌 라인들의 수 및 제 2 글로벌 라인들의 수는 서로 다를 수 있다.

Description

데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치{MEMORY DEVICE HAVING GLOBAL LINE GROUPS WHICH DATA INPUT AND OUTPUT UNITS ARE DIFFERENT FROM EACH OTHER}
본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치에 관한 것이다.
메모리 장치는 모바일 기기나 컴퓨터 등의 전자기기에 폭넓게 사용되고 있다. 메모리 장치의 용량은 제조 공정 기술의 발달로 증가되고 있다. 메모리 장치의 메모리 셀들이 증가함에 따라, 메모리 셀들에 저장되는 데이터에 에러가 발생할 확률 또는 비트 에러 비율이 높아질 수 있다. 메모리 장치는 데이터의 에러를 정정하기 위해 에러를 정정하기 위한 데이터를 추가적으로 저장할 수 있다.
일반적으로, 메모리 셀 어레이에 포함되는 서브 메모리 셀 어레이들 또는 매트들은 서로 동일하게 구현될 수 있다. 다만, 메모리 장치에 저장되는 데이터의 비트들의 수, 복구 가능한 비트들의 수, 에러 정정 코드의 종류 등에 따라 메모리 장치가 추가적으로 저장하는 데이터(예를 들면, 패리티 비트들)의 크기는 다양할 수 있다. 동일하게 구현된 서브 메모리 어레이들 또는 매트들에 다양한 크기의 데이터를 저장하는 경우, 메모리 장치의 면적 손실이 발생할 수 있거나 메모리 장치의 레이아웃이 어려워질 수 있다. 따라서, 메모리 장치는 다양한 크기의 데이터에 맞는 메모리 셀 어레이가 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 로컬 라인들을 공유하는 제 1 및 제 2 메모리 셀 그룹들, 제 2 로컬 라인들을 공유하는 제 3 및 제 4 메모리 셀 그룹들, 읽기 명령에 응답하여, 제 1 및 제 2 메모리 셀 그룹들 중 어느 하나로부터 제 1 로컬 라인들로 출력되는 제 1 데이터를 제 1 글로벌 라인들로 전송하는 제 1 전송 회로, 및 읽기 명령에 응답하여, 제 3 및 제 4 메모리 셀 그룹들 중 어느 하나로부터 제 2 로컬 라인들로 출력되는 제 2 데이터를 제 2 글로벌 라인들로 전송하는 제 2 전송 회로를 포함할 수 있고, 제 1 글로벌 라인들의 수 및 제 2 글로벌 라인들의 수는 서로 다를 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 컬럼 어드레스들에 대응하는 제 1 메모리 셀들, 컬럼 어드레스들에 대응하는 제 2 메모리 셀들, 쓰기 명령에 응답하여, 제 1 글로벌 라인들을 통해 제 1 메모리 셀들 중 일부에 제 1 데이터를 전송하는 제 1 쓰기 드라이버, 및 쓰기 명령에 응답하여, 제 2 글로벌 라인들을 통해 제 2 메모리 셀들 중 일부에 제 2 데이터를 전송하는 제 2 쓰기 드라이버를 포함할 수 있고, 제 1 글로벌 라인들의 수 및 제 2 글로벌 라인들의 수는 서로 다를 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는, 제 1 컬럼 선택 라인을 통해 전송되는 제 1 컬럼 선택 신호에 따라 선택되는 제 1 메모리 셀들, 제 2 컬럼 선택 라인을 통해 전송되는 제 2 컬럼 선택 신호에 따라 선택되는 제 2 메모리 셀들, 제 1 컬럼 선택 신호에 따라 제 1 메모리 셀들과 연결된 제 1 비트 라인들과 제 1 로컬 라인들을 연결하는 제 1 컬럼 선택 스위치들, 제 2 컬럼 선택 신호에 따라 제 2 메모리 셀들과 연결된 제 2 비트 라인들과 제 2 로컬 라인들을 연결하는 제 2 컬럼 선택 스위치들, 읽기 명령에 응답하여, 제 1 메모리 셀들로부터 제 1 비트 라인들을 통해 제 1 로컬 라인들로 출력되는 제 1 데이터를 제 1 글로벌 라인들로 전송하는 제 1 전송 회로, 및 읽기 명령에 응답하여, 제 2 메모리 셀들로부터 제 2 비트 라인들을 통해 제 2 로컬 라인들로 출력되는 제 2 데이터를 제 2 글로벌 라인들로 전송하는 제 2 전송 회로를 포함할 수 있고, 제 1 글로벌 라인들의 수 및 제 2 글로벌 라인들의 수는 서로 다를 수 있다.
본 발명의 실시 예에 따르면, 다양한 크기의 데이터에 따라 글로벌 라인들의 수가 결정될 수 있다. 메모리 장치는 이러한 글로벌 라인들을 통해 데이터 입출력이 수행되는 매트를 포함할 수 있다. 따라서, 메모리 장치의 면적 및 레이아웃이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 6은 도 5의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 제 1 매트(110), 제 1 컬럼 선택 스위치들(120), 제 1 전송 회로(130), 제 2 매트(160), 제 2 컬럼 선택 스위치들(170), 및 제 2 전송 회로(180)를 포함할 수 있다.
제 1 매트(110)는 제 1 워드 라인(WL1)에 연결되는 제 1 메모리 셀들을 포함할 수 있고, 제 1 메모리 셀들은 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>)에 따라 제 1 내지 제 a 메모리 셀 그룹들(110_1~110_a)로 분류될 수 있다.
제 1 메모리 셀 그룹(110_1)의 제 1 메모리 셀들은 제 1 비트 라인들(BL1<1:m>)과 각각 연결될 수 있고, 제 1 메모리 셀 그룹(110_1)의 제 1 메모리 셀들의 수는 m개일 수 있다. m은 메모리 장치(100)의 데이터 입출력 단위, 프리패치(prefetch) 크기, 버스트 랭스(burst length) 등에 따라 결정될 수 있다. m은 제 1 매트(110)에서 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>) 중 하나에 의해 선택되는 제 1 메모리 셀들의 수를 나타낼 수 있다. 예를 들어, m은 2, 4, 8, 16, 32 등과 같은 2의 거듭제곱일 수 있다
제 1 메모리 셀 그룹(110_1)은 제 1 컬럼 선택 신호(CSL<1>)에 따라 선택될 수 있고, 제 2 메모리 셀 그룹(110_2)은 제 2 컬럼 선택 신호(CSL<2>)에 따라 선택될 수 있고, 그리고 제 a 메모리 셀 그룹(110_a)은 제 a 컬럼 선택 신호(CSL<a>)에 따라 선택될 수 있다. 읽기 명령 또는 쓰기 명령에 따라 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>) 중 적어도 하나가 활성화될 수 있고, 제 1 내지 제 a 메모리 셀 그룹들(110_1~110_a) 중 적어도 하나가 선택될 수 있다. a는 자연수이고, 예를 들어, 메모리 장치(100)가 입력받는 컬럼 어드레스들(CAs)에 따라 결정될 수 있다.
제 1 매트(110)에서, 제 1 워드 라인(WL1)에 연결되고 컬럼 어드레스들(CAs)에 대응하는 제 1 메모리 셀들의 수는 512, 1024, 2048 등과 같은 2의 거듭제곱일 수 있다. 또한, 제 1 매트(110)는 수율을 높이기 위한 더미(dummy) 메모리 셀들 및 리던던시(redundancy) 메모리 셀들을 더 포함할 수 있다. 또한, 제 1 매트(110)에는 다른 워드 라인들이 더 배치될 수 있고, 제 1 매트(110)는 다른 워드 라인들과 연결되는 메모리 셀들을 더 포함할 수 있다.
실시 예에 있어서, 제 1 메모리 셀은 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀 NAND 플래시 메모리(NAND flash memory) 셀, NOR 플래시 메모리(NOR flash memory) 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, TRAM(thyristor random access memory) 셀, MRAM(magnetic random access memory) 셀 중 적어도 하나를 포함할 수 있다.
제 1 컬럼 선택 스위치들(120)은 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>)에 따라 제 1 내지 제 a 메모리 셀 그룹들(110_1~110_a) 중 어느 하나의 그룹에 연결된 제 1 비트 라인들(BL1<1:m>)과 제 1 로컬 라인들(LIO1<1:m>)을 연결할 수 있다. 메모리 장치(100)는 제 1 로컬 라인들(LIO1<1:m>)을 통해 제 1 매트(110)의 제 1 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 즉, 제 1 매트(110)의 제 1 메모리 셀들은 제 1 로컬 라인들(LIO1<1:m>)을 공유할 수 있다.
제 1 전송 회로(130)는 제 1 로컬 라인들(LIO1<1:m>)과 제 1 글로벌 라인들(GIO1<1:m>)간의 데이터 전송을 위한 회로일 수 있다. 따라서, 제 1 매트(110)의 제 1 메모리 셀들은 제 1 로컬 라인들(LIO1<1:m>)뿐만 아니라 제 1 글로벌 라인들(GIO1<1:m>)도 공유할 수 있다.
제 2 매트(160)는 제 1 매트(110)와 유사하게 구현될 수 있다. 제 2 매트(160)는 제 2 워드 라인(WL2)에 연결되는 제 2 메모리 셀들을 포함할 수 있고, 제 2 메모리 셀들은 제 1 내지 제 b 컬럼 선택 신호들(CSL<1:b>)에 따라 제 1 내지 제 b 메모리 셀 그룹들(160_1~160_b)로 분류될 수 있다. 제 2 워드 라인(WL2)에 연결되는 제 2 메모리 셀들의 수와 제 1 워드 라인(WL1)에 연결되는 제 1 메모리 셀들의 수는 서로 동일하거나 상이할 수 있다. 제 2 매트(160)에서, 제 2 워드 라인(WL2)에 연결되고 컬럼 어드레스들(CAs)에 대응하는 제 2 메모리 셀들의 수는 512, 1024, 2048 등과 같은 2의 거듭제곱이거나 2의 배수일 수 있다. 제 2 워드 라인(WL2) 및 제 1 워드 라인(WL1)은 서로 동일한 로우 어드레스들(RAs)의 값에 대응할 수 있고, 서브 워드 라인 드라이버들에 의해 각각 구동될 수 있다.
제 1 메모리 셀 그룹(160_1)의 제 2 메모리 셀들은 제 2 비트 라인들(BL2<1:n>)과 각각 연결될 수 있고, 제 1 메모리 셀 그룹(160_1)의 제 2 메모리 셀들의 수는 m과 상이한 n개일 수 있다. 예를 들어, n은 2, 4, 8, 16, 32 등과 같은 2의 거듭제곱일 수 있거나 또는 6, 12 등과 같이 2의 거듭제곱이 아닐 수도 있다.
제 1 메모리 셀 그룹(160_1)은 제 1 컬럼 선택 신호(CSL<1>)에 따라 선택될 수 있고, 제 2 메모리 셀 그룹(160_2)은 제 2 컬럼 선택 신호(CSL<2>)에 따라 선택될 수 있고, 그리고 제 b 메모리 셀 그룹(160_b)은 제 b 컬럼 선택 신호(CSL<b>)에 따라 선택될 수 있다. 읽기 명령 또는 쓰기 명령에 따라 제 1 내지 제 b 컬럼 선택 신호들(CSL<1:b>) 중 적어도 하나가 활성화될 수 있고, 제 1 내지 제 b 메모리 셀 그룹들(160_1~160_b) 중 적어도 하나가 선택될 수 있다. b는 메모리 장치(100)가 입력받는 컬럼 어드레스들(CAs)에 따라 결정될 수 있고, b는 a와 동일하거나 상이할 수 있다.
예를 들어, 제 2 매트(160)는 제 1 데이터의 에러를 정정하기 위한 제 2 데이터를 저장할 수 있다. 제 2 매트(160)에서, 제 2 워드 라인(WL2)에 연결되고 컬럼 어드레스들(CAs)에 대응되는 메모리 셀들의 수는 512, 1024, 2048 등과 같은 2의 거듭제곱이거나 또는 384, 640, 768, 832 등과 같이 2의 거듭제곱이 아닐 수도 있다.
제 2 컬럼 선택 스위치들(170)은 제 1 내지 제 b 컬럼 선택 신호들(CSL<1:b>)에 따라 제 1 내지 제 b 메모리 셀 그룹들(160_1~160_b) 중 어느 하나의 그룹에 연결된 제 2 비트 라인들(BL2<1:n>)과 제 2 로컬 라인들(LIO2<1:n>)을 연결할 수 있다. 메모리 장치(100)는 제 2 로컬 라인들(LIO2<1:n>)을 통해 제 2 매트(160)의 제 2 메모리 셀들에 대한 데이터 입출력을 수행할 수 있다. 즉, 제 2 매트(160)의 제 2 메모리 셀들은 제 2 로컬 라인들(LIO2<1:n>)을 공유할 수 있다.
제 2 전송 회로(180)는 제 2 로컬 라인들(LIO2<1:n>)과 제 2 글로벌 라인들(GIO2<1:n>)간의 데이터 전송을 위한 회로일 수 있다. 따라서, 제 2 매트(160)의 제 2 메모리 셀들은 제 2 로컬 라인들(LIO2<1:n>)뿐만 아니라 제 2 글로벌 라인들(GIO2<1:n>)도 공유할 수 있다.
실시 예에 있어서, 제 1 로컬 라인들(LIO1<1:m>)을 공유하는 제 1 매트(110)의 제 1 메모리 셀들에 대한 데이터 입출력 경로인 제 1 글로벌 라인들(GIO1<1:m>)의 수와 제 2 로컬 라인들(LIO2<1:n>)을 공유하는 제 2 매트(160)의 제 2 메모리 셀들에 대한 데이터 입출력 경로인 제 2 글로벌 라인들(GIO2<1:n>)의 수는 서로 다를 수 있다.
다른 실시 예에 있어서, 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>) 중 하나에 의해 선택되는 제 1 매트(110)의 제 1 메모리 셀들에 대한 데이터 입출력 경로인 제 1 글로벌 라인들(GIO1<1:m>)의 수와 제 1 내지 제 b 컬럼 선택 신호들(CSL<1:b>) 중 하나에 의해 선택되는 제 2 매트(160)의 제 2 메모리 셀들에 대한 데이터 입출력 경로인 제 2 글로벌 라인들(GIO2<1:n>)의 수는 서로 다를 수 있다. 즉, 본 발명의 실시 예에 다른 메모리 장치는 데이터 입출력 단위들이 서로 다른 글로벌 라인 그룹들(즉, 제 1 글로벌 라인들(GIO1<1:m>) 및 제 2 글로벌 라인들(GIO2<1:n>))을 포함할 수 있다.
도 2는 도 1의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다. 도 2를 참조하면, 도면의 간략함을 위해, 제 1 매트(110)의 제 1 메모리 셀 그룹(110_1) 및 제 2 매트(160)의 제 1 메모리 셀 그룹(160_1)에 대해 도시되어 있고, 나머지 그룹들의 메모리 셀들은 생략되었다.
실시 예에 있어서, 제 1 비트 라인들(BL1<1:m>)은 오픈 비트 라인 구조에 따라 배치될 수 있다. 오픈 비트 라인 구조는 넷 다이(net die) 증가를 위해 비트 라인 센스 엠프(BLSA, 미도시)를 기준으로 비트 라인(BL)과 상보 비트 라인(BLB)이 나란히 배치되지 않는 구조를 의미할 수 있다. 좀 더 구체적으로, 제 1 비트 라인(BL1<1>)의 제 1 상보 비트 라인(BLB<1>, 미도시)은 제 1 매트(110)에 인접하는 다른 매트(미도시)에 배치될 수 있다. 제 1 비트 라인(BL1<2>)의 제 1 상보 비트 라인(BLB<2>, 미도시)은 제 1 매트(110)에 인접하는 다른 매트(미도시)에 배치될 수 있다. 나머지 제 1 비트 라인들(BL1<3:m>)도 유사한 방식으로 배치될 수 있다. 도 2에서 도시된 비트 라인들의 배치 구조는 예시적인 것에 불과하다. 예를 들어, 비트 라인들은 폴디드(folded) 비트 라인 구조에 따라 배치될 수도 있다.
제 1 컬럼 선택 스위치들(120_1~120_m)은 제 1 비트 라인들(BL1<1:m>)과 제 1 로컬 라인들(LIO1<1:m>)을 각각 연결할 수 있다. 제 1 컬럼 선택 스위치들(120_1~120_m)은 도 1의 제 1 메모리 셀 그룹(110_1)에 대한 제 1 컬럼 선택 스위치(120)에 포함될 수 있다. 제 1 컬럼 선택 스위치들(120_1~120_m)은 읽기 명령 또는 쓰기 명령에 따라 컬럼 선택 라인으로 전송되는 제 1 컬럼 선택 신호(CSL<1>, 도 1 참조)에 의해 동시에 턴 온(turn on)될 수 있다.
읽기 명령에 따라, 제 1 메모리 셀 그룹(110_1)에 저장된 제 1 데이터의 비트들은 제 1 비트 라인들(BL1<1:m>) 및 제 1 컬럼 선택 스위치들(120_1~120_m)을 통해 제 1 로컬 라인들(LIO1<1:m>)로 각각 출력될 수 있다. 제 1 데이터는 제 1 매트(110)에 저장되는 데이터를 나타낼 수 있다. 반대로, 쓰기 명령에 따라, 제 1 데이터의 비트들은 제 1 로컬 라인들(LIO1<1:m>), 제 1 컬럼 선택 스위치들(120_1~120_m), 및 제 1 비트 라인들(BL1<1:m>)을 통해 제 1 메모리 셀 그룹(110_1)으로 전송될 수 있다.
제 1 로컬 라인들(LIO1<1:m>)은 제 1 워드 라인(WL1)과 평행하게 배치되고, 제 1 매트(110)의 가로 길이에 대응하는 입출력 라인들일 수 있다. 오픈 비트 라인 구조에 따라, 제 1 로컬 라인들(LIO1<1, 3, …, m-1>)은 제 1 매트(110)에 배치될 수 있고, 제 1 로컬 라인들(LIO1<2, 4, …, m>)은 제 1 매트(110)에 배치될 수 있다. 다만, 도시된 구조는 예시적인 것에 불과하고, 제 1 로컬 라인들(LIO1<1, 3, …, m-1>)은 배치 영역과 제 1 로컬 라인들(LIO1<2, 4, …, m>)의 배치 영역은 반대로 바뀔 수도 있다.
제 1 전송 회로들(130_1~130_m)은 읽기 명령에 응답하여, 제 1 매트(110)로부터 제 1 비트 라인들(BL1<1:m>) 및 제 1 로컬 라인들(LIO1<1:m>)을 통해 출력되는 제 1 데이터의 비트들을 제 1 글로벌 라인들(GIO1<1:m>)로 전송할 수 있다. 제 1 전송 회로들(130_1~130_m)은 도 1의 제 1 전송 회로(130)에 포함될 수 있다. 이를 위해, 제 1 전송 회로들(130_1~130_m)은 제 1 로컬 라인들(LIO1<1:m>)로 출력된 제 1 데이터의 비트들에 따라 제 1 글로벌 라인들(GIO1<1:m>)을 구동하거나 또는 제 1 로컬 라인들(LIO1<1:m>)과 제 1 글로벌 라인들(GIO1<1:m>)을 전기적으로 연결할 수 있다.
제 1 전송 회로들(130_1~130_m)은 쓰기 명령에 응답하여, 제 1 글로벌 라인들(GIO1<1:m>)과 제 1 로컬 라인들(LIO1<1:m>)을 전기적으로 연결할 수 있다. 제 1 전송 회로들(130_1~130_m)에 의해 제 1 글로벌 라인들(GIO1<1:m>)과 제 1 로컬 라인들(LIO1<1:m>)이 연결되면, 제 1 데이터의 비트들은 제 1 글로벌 라인들(GIO1<1:m>), 제 1 전송 회로들(130_1~130_m), 및 제 1 로컬 라인들(LIO1<1:m>)을 통해 제 1 매트(110)로 전송될 수 있다. 즉, 제 1 데이터의 비트들은 제 1 메모리 셀 그룹(110_1)에 저장될 수 있다.
전술한대로, 제 1 글로벌 라인들(GIO1<1:m>)은 제 1 매트(110)의 메모리 셀들을 위한 데이터 입출력 경로를 제공할 수 있다. 또한, 제 1 글로벌 라인들(GIO1<1:m>)은 제 1 매트(110)뿐만 아니라 다른 매트들(미도시)의 메모리 셀들을 위한 데이터 입출력 경로를 제공할 수 있다. 다른 매트들(미도시)은 제 1 매트(110)와 함께 제 1 글로벌 라인들(GIO1<1:m>)과 평행하게 배치되는 매트들을 의미할 수 있다. 예를 들어, 제 1 글로벌 라인들(GIO1<1:m>)은 제 1 워드 라인(WL1) 및 제 1 로컬 라인들(LIO1<1:m>)과 수직으로 교차할 수 있다.
제 1 글로벌 라인들(GIO1<1:m>)은 제 1 매트(110)의 제 1 메모리 셀들 및 제 1 매트(110)와 함께 제 1 글로벌 라인들(GIO1<1:m>)과 평행하게 배치되는 매트들의 메모리 셀들에 의해 공유될 수 있다. 제 1 글로벌 라인들(GIO1<1:m>)의 길이들은 제 1 로컬 라인들(LIO1<1:m>)의 길이보다 더 길 수 있다.
실시 예에 있어서, 제 1 글로벌 라인들(GIO1<1:m>)의 수, 제 1 전송 회로들(130_1~130_m)의 수, 제 1 로컬 라인들(LIO1<1:m>)의 수, 제 1 컬럼 선택 스위치들(120_1~120_m)의 수, 제 1 비트 라인들(BL1<1:m>)의 수, 및 제 1 메모리 셀 그룹(110_1)의 제 1 메모리 셀들의 수는 m개로 서로 동일할 수 있다.
전술한대로, 제 2 매트(160)는 제 1 매트(110)와 유사하게 구현될 수 있다. 다만, 제 1 매트(110)와 달리, 제 2 매트(160)에서, 제 2 글로벌 라인들(GIO2<1:n>)의 수, 제 2 전송 회로들(180_1~180_n)의 수, 제 2 로컬 라인들(LIO2<1:n>)의 수, 제 2 컬럼 선택 스위치들(170_1~170_n)의 수, 제 2 비트 라인들(BL2<1:n>)의 수, 및 제 1 메모리 셀 그룹(160_1)의 제 2 메모리 셀들의 수는 n개로 서로 동일할 수 있고, n과 m은 서로 다를 수 있다.
실시 예에 있어서, 제 2 매트(160)의 제 2 워드 라인(WL2)에 연결되는 제 2 메모리 셀들의 수는 제 1 매트(110)의 제 1 워드 라인(WL1)에 연결되는 제 1 메모리 셀들의 수와 다를 수 있다. 예를 들어, 제 2 매트(160)의 가로 길이는 제 1 매트(110)의 가로 길이보다 작고, 제 2 워드 라인(WL2)에 연결되는 제 2 메모리 셀들의 수는 제 1 워드 라인(WL1)에 연결되는 제 1 메모리 셀들의 수보다 작다고 가정한다. 매트의 가로 길이는 워드 라인에 연결되는 메모리 셀들의 수에 대응할 수 있다. 제 1 및 제 2 매트들(110, 160)의 위층(upper layer)에는 메모리 셀들에 전력을 공급하고 데이터 입출력을 위한 라인들이 배치될 수 있다.
도 2에서, 제 1 글로벌 라인들(GIO1<1:m>)은 제 1 매트(110)의 왼쪽에 배치되는 것으로 도시되었으나, 제 1 글로벌 라인들(GIO1<1:m>)은 제 1 매트(110)의 위층에 배치될 수 있다. 즉, 평면적 관점에서 메모리 장치(100)를 보면, 제 1 글로벌 라인들(GIO1<1:m>)과 제 1 매트(110)는 겹칠 수 있다. 유사하게, 제 2 글로벌 라인들(GIO2<1:n>)은 제 2 매트(160)의 왼쪽에 배치되는 것으로 도시되었으나, 제 2 글로벌 라인들(GIO2<1:n>)은 제 2 매트(160)의 위층에 배치될 수 있다.
만약, 제 1 및 제 2 매트들(110, 160) 모두에 제 1 글로벌 라인들(GIO1<1:m>)이 각각 배치되면, 제 2 매트(160)의 가로 길이는 제 1 매트(110)의 가로 길이보다 짧기 때문에, 제 2 매트(160)의 위층에 배치되는 제 1 글로벌 라인들(GIO1<1:m>)의 간격들은 제 1 매트(110)의 위층에 배치되는 제 1 글로벌 라인들(GIO1<1:m>)의 간격들보다 좁아질 수 있다. 따라서, 제 2 매트(160)에 대한 레이아웃(layout)이 복잡해질 수 있고, 라인들을 통해 전송되는 비트들이 서로 영향을 줄 수 있다(즉, 커플링(coupling)).
도 2를 참조하면, 제 2 글로벌 라인들(GIO2<1:n>)의 수는 제 2 매트(160)의 크기에 따라 제 1 글로벌 라인들(GIO1<1:m>)의 수와 다를 수 있다. 따라서, 제 2 글로벌 라인들(GIO2<1:n>) 사이의 간격들은 제 1 글로벌 라인들(GIO1<1:m>) 사이의 간격들과 각각 동일하게 유지될 수 있다. 즉, 매트의 워드 라인 당 메모리 셀들의 수는 매트의 데이터 입출력을 위한 글로벌 라인들의 수와 비례할 수 있다. 여기서, 메모리 셀들은 더미 메모리 셀들 및 리던던시 메모리 셀들을 제외한 메모리 셀들을 의미한다.
도 3은 도 2의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다. 도 3은 도 2를 참조하여 설명될 것이다. 도 3을 참조하면, 제 1 매트(110)에 배치될 수 있는 제 1 컬럼 선택 스위치들(120_2, 120_4, …, 120_m) 및 제 1 전송 회로들(130_2, 130_4, …, 130_m)이 상세하게 도시되어 있다.
제 1 컬럼 선택 스위치들(120_2, 120_4, …, 120_m)은 제 1 컬럼 선택 신호(CSL<1>)에 따라 제 1 비트 라인들(BL1<2, 4, …, m>)과 제 1 로컬 라인들(LIO1<2, 4, …, m>)을 전기적으로 연결할 수 있다. 예를 들어, 제 1 컬럼 선택 스위치들(120_2, 120_4, …, 120_m) 각각은 NMOS 트랜지스터로 구현될 수 있거나, PMOS 트랜지스터로 구현될 수 있거나, 또는 NMOS 트랜지스터 및 PMOS 트랜지스터의 조합으로 구현될 수 있다. 도 3에서 도시되진 않았지만, 제 1 컬럼 선택 스위치들(120_1, 120_3, …, 120_m-1)도 제 1 컬럼 선택 신호(CSL<1>)에 따라 제 1 비트 라인들(BL1<1, 3, …, m-1>)과 제 1 로컬 라인들(LIO1<1, 3, …, m-1>)을 전기적으로 연결할 수 있다.
도 2의 제 1 전송 회로(130_2)는 제 1 로컬 센스 엠프(LSA, 131_2) 및 제 1 라인 선택 스위치(PMUXON, 132_2)를 포함할 수 있다. 제 1 전송 회로(130_2)와 유사하게, 다른 제 1 전송 회로들(130_1, 130_3~130_m)도 제 1 로컬 센스 엠프들(131_1, 131_3~131_m) 및 제 1 라인 선택 스위치들(132_1, 132_3~132_m)을 각각 포함할 수 있다.
제 1 로컬 센스 엠프(131_2)는 읽기 동작 시에 동작할 수 있다. 좀 더 구체적으로, 읽기 명령에 따라 제 1 데이터의 비트가 제 1 비트 라인(BL1<2>) 및 제 1 로컬 라인(LIO1<2>)으로 출력되면, 제 1 로컬 센스 엠프(131_2)는 출력된 비트에 따라 제 1 글로벌 라인(GIO1<2>)을 구동할 수 있다. 제 1 로컬 센스 엠프(131_2)에 의해 제 1 로컬 라인(LIO1<2>)으로 출력된 비트가 제 1 글로벌 라인(GIO1<2>)으로 출력될 수 있다. 다른 제 1 로컬 센스 엠프들(131_1, 131_3~131_m)도 제 1 로컬 센스 엠프(131_2)와 유사하게 동작할 수 있다.
실시 예에 있어서, 도시된 바와 달리, 도 2의 제 1 전송 회로(130_2)는 제 1 로컬 센스 엠프(131_2) 대신에 읽기 동작 시에 제 1 컬럼 선택 신호(CSL<1>)에 따라 제 1 로컬 라인(LIO1<2>)과 제 1 글로벌 라인(GIO1<2>)을 전기적으로 연결하는 로컬 스위치(미도시)를 포함할 수 있다. 제 1 로컬 라인(LIO1<2>)으로 출력된 비트는 스위치를 통해 제 1 글로벌 라인(GIO1<2>)으로 출력될 수 있다. 다른 제 1 로컬 센스 엠프들(131_1, 131_3~131_m)도 제 1 로컬 센스 엠프(131_2)와 유사하게 구현되고 동작할 수 있다.
제 1 라인 선택 스위치(132_2)는 쓰기 동작 시에 동작할 수 있다. 좀 더 구체적으로, 제 1 라인 선택 스위치(132_2)는 쓰기 명령에 응답하여 제 1 글로벌 라인(GIO1<2>)과 제 1 로컬 라인(LIO1<2>)을 전기적으로 연결할 수 있다. 제 1 라인 선택 스위치(132_2)에 의해 제 1 글로벌 라인(GIO1<2>)과 제 1 로컬 라인(LIO1<2>)이 연결되면, 제 1 글로벌 라인(GIO1<2>), 제 1 로컬 라인(LIO1<2>), 및 제 1 비트 라인(BL1<2>)을 통해 메모리 셀에 비트가 저장될 수 있다. 다른 제 1 라인 선택 스위치들(132_1, 132_3~132_m)도 제 1 라인 선택 스위치(132_2)와 유사하게 동작할 수 있다.
메모리 장치(100)는 제 1 비트 라인들(BL1<1:m>)을 각각 구동하는 제 1 비트 라인 센스 엠프들(140_1~140_m)을 포함할 수 있다. 도 3에서는, 제 1 비트 라인들(BL1<2, 4, …, m>) 및 제 1 상보 비트 라인들(BLB1<2, 4, …, m>)과 연결되는 제 1 비트 라인 센스 엠프들(140_2, 140_4, …, 140_m)만 도시되어 있다. 도 3에서 도시되진 않았지만, 메모리 장치(100)는 제 1 비트 라인들(BL1<1, 3, …, m-1>) 및 제 1 상보 비트 라인들(BLB1<1, 3, …, m-1>)과 연결되는 제 1 비트 라인 센스 엠프들(140_1, 140_3, …, 140_m-1)을 포함할 수 있다.
활성화 명령에 따라 제 1 비트 라인(BL1<2>)에 연결된 메모리 셀의 전하가 제 1 비트 라인(BL1<2>)으로 출력되면, 제 1 비트 라인 센스 엠프(140_2)는 제 1 비트 라인(BL1<2>)의 전압과 제 1 상보 비트 라인(BLB1<2>)의 전압간의 차이를 증폭할 수 있다. 즉, 메모리 셀에 저장된 비트가 제 1 비트 라인(BL1<2>) 및 제 1 상보 비트 라인(BLB1<2>)으로 출력될 수 있다. 다른 제 1 비트 라인 센스 엠프들(140_1, 140_3~140_m)도 제 1 비트 라인 센스 엠프(140_2)와 유사하게 동작할 수 있다.
도 3에서, 제 1 매트(110)에 배치되는 제 1 컬럼 선택 스위치들(120_2, 120_4, …, 120_m) 및 제 1 전송 회로들(130_2, 130_4, …, 130_m)이 상세하게 도시되어 있다. 제 1 매트(110)에 배치되는 제 1 컬럼 선택 스위치들(120_1, 120_3, …, 120_m-1) 및 제 1 전송 회로들(130_1, 130_3, …, 130_m-1)은 도 3에서 도시된 것과 유사하게 구현될 수 있고, 제 2 매트(160)에 배치되는 제 2 컬럼 선택 스위치들(170_2, 170_4, …, 170_n) 및 제 2 전송 회로들(180_2, 180_4, …, 180_n)은 도 3에서 도시된 것과 유사하게 구현될 수 있고, 그리고 제 2 매트(160)에 배치되는 제 2 컬럼 선택 스위치들(170_1, 170_3, …, 170_n-1) 및 제 2 전송 회로들(180_1, 180_3, …, 180_n-1)은 도 3에서 도시된 것과 유사하게 구현될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 4를 참조하면, 메모리 장치(200)는 제 1 매트(210), 제 1 컬럼 선택 스위치들(220), 제 1 전송 회로(230), 제 2 매트(260), 제 2 컬럼 선택 스위치들(270), 및 제 2 전송 회로(280)를 포함할 수 있다. 제 1 매트(210), 제 1 컬럼 선택 스위치들(220), 제 1 전송 회로(230)는 도 1의 제 1 매트(110), 제 1 컬럼 선택 스위치들(120), 제 1 전송 회로(130)와 실질적으로 동일하게 구현될 수 있다. 또한, 제 1 매트(210)의 데이터 입출력을 위한 제 1 비트 라인들(BL1<1:m>), 제 1 로컬 라인들(LIO1<1:m>), 및 제 1 글로벌 라인들(GIO1<1:m>)도 제 1 매트(110)의 데이터 입출력을 위한 제 1 비트 라인들(BL1<1:m>), 제 1 로컬 라인들(LIO1<1:m>), 및 제 1 글로벌 라인들(GIO1<1:m>)과 실질적으로 동일하게 구현될 수 있다.
실시 예에 있어서, 컬럼 어드레스들(CAs)에 대응하는 제 1 매트(110)의 제 1 메모리 셀들에 대한 데이터 입출력 경로인 제 1 글로벌 라인들(GIO1<1:m>)의 수와 컬럼 어드레스들(CAs)에 대응하는 제 2 매트(160)의 제 2 메모리 셀들에 대한 데이터 입출력 경로인 제 2 글로벌 라인들(GIO2<1:n>)의 수는 서로 다를 수 있다. 여기서, 컬럼 어드레스들(CAs)에 대응하는 제 1 메모리 셀들의 수와 제 2 메모리 셀들의 수는 서로 동일할 수 있다.
도 4를 참조하면, 제 2 매트(260)의 데이터 입출력을 위한 제 2 비트 라인들(BL2<1:m>)의 수 및 제 2 로컬 라인들(LIO2<1:m>)의 수는 m개로 도 1의 제 2 매트(160)의 데이터 입출력을 위한 제 2 비트 라인들(BL2<1:n>)의 수 및 제 2 로컬 라인들(LIO2<1:n>)의 수와 서로 다를 수 있다. 또한, 제 1 매트(210)에서 제 1 내지 제 a 컬럼 선택 신호들(CSL<1:a>) 중 하나에 의해 선택되는 제 1 메모리 셀들의 수와 제 2 매트(260)에서 제 1 내지 제 b 컬럼 선택 신호들(CSL<1:b>) 중 하나에 의해 선택되는 제 2 메모리 셀들의 수는 m개로 서로 동일할 수 있고, 그리고 제 1 로컬 라인들(LIO1<1:m>)의 수와 제 2 로컬 라인들(LIO2<1:m>)의 수는 m개로 서로 동일할 수 있다. 이하, 도 5에서 도 4의 메모리 장치를 보다 상세하게 설명할 것이다.
도 5는 도 4의 따른 메모리 장치를 좀 더 상세하게 보여주는 블록도이다. 도 5를 참조하면, 메모리 장치(200)는 제 1 매트(210), 제 1 컬럼 선택 스위치들(220_1~220_m), 제 1 전송 회로들(230_1~230_m), 제 2 매트(260), 제 2 컬럼 선택 스위치들(270_1~270_m), 및 제 2 전송 회로들(280_1~280_n)을 포함할 수 있다.
제 1 매트(210), 제 1 컬럼 선택 스위치들(220_1~220_m), 및 제 1 전송 회로들(230_1~230_m)은 도 2의 제 1 매트(110), 제 1 컬럼 선택 스위치들(120_1~120_m), 및 제 1 전송 회로들(130_1~130_m)과 실질적으로 동일하게 구현될 수 있다.
도 2의 메모리 장치(100)와 달리, 읽기 명령 또는 쓰기 명령에 따른 제 1 컬럼 선택 신호(CSL<1>)에 의해, 선택되는 제 1 메모리 셀 그룹(260_1)의 제 2 메모리 셀들의 수는 m개로 제 1 메모리 셀 그룹(210_1)의 제 1 메모리 셀들의 수와 동일할 수 있다. 그리고, 제 2 로컬 라인들(LIO2<1:m>)의 수는 m개로 제 1 로컬 라인들(LIO1<1:m>)의 수와 동일할 수 있다.
실시 예에 있어서, 제 1 메모리 셀 그룹(260_1)의 제 1 메모리 셀들의 수와 제 1 메모리 셀 그룹(260_1)의 제 2 메모리 셀들의 수는 서로 동일하므로, 제 2 비트 라인들(BL2<1:m>), 제 2 컬럼 선택 스위치들(270_1~270_m), 및 제 2 로컬 라인들(LIO2<1:m>)은 제 1 비트 라인들(BL1<1:m>), 제 1 컬럼 선택 스위치들(220_1~220_m), 및 제 1 로컬 라인들(LIO1<1:m>)과 실질적으로 동일하게 구현될 수 있다. 제 2 글로벌 라인들(GIO2<1:n>)의 수는 제 1 글로벌 라인들(GIO1<1:m>)의 수와 다를 수 있다. 즉, 제 2 글로벌 라인들(GIO2<1:n>)의 수는 제 2 로컬 라인들(LIO2<1:m>)의 수와 다르고, 제 2 전송 회로들(280_1~280_n)의 수도 제 2 로컬 라인들(LIO2<1:m>)의 수와 다를 수 있다. 제 2 전송 회로들(280_1~280_n) 각각은 도 2의 제 2 전송 회로들(180_1~180_n)과 실질적으로 동일하게 구현될 수 있다.
도 5에서, 예시적으로, 제 2 글로벌 라인들(GIO2<1:n>)의 수는 제 2 로컬 라인들(LIO2<1:m>)의 수보다 작은 것으로 도시되었다. 제 2 글로벌 라인들(GIO2<1:n>) 및 제 2 로컬 라인들(LIO2<1:m>)을 통한 데이터 입출력을 위해, 메모리 장치(200)는 멀티플렉서들을 더 포함할 수 있다. 멀티플렉서들에 대해서는 도 6에서 후술한다.
도 6은 도 5의 메모리 장치를 좀 더 상세하게 보여주는 블록도이다. 도 6에서, m은 n의 두 배로 가정한다. 도 6를 참조하면, 제 2 매트(260)에 배치되는 제 2 컬럼 선택 스위치들(270_2, 270_4, …, 270_m) 및 제 2 전송 회로들(280_2, 280_4, …, 280_n)이 상세하게 도시되어 있다. 제 2 상보 비트 라인들(BLB2<2, 4, …, m>), 제 2 비트 라인 센스 엠프들(290_2, 290_4, …, 290_m), 제 2 비트 라인들(BL2<2, 4, …, m>), 제 2 컬럼 선택 스위치들(270_2, 270_4, …, 270_m), 및 제 2 로컬 라인들(LIO2<2, 4, …, m>)은 도 3의 제 1 상보 비트 라인들(BLB1<2, 4, …, m>), 제 1 비트 라인 센스 엠프들(140_2, 140_4, …, 140_m), 제 1 비트 라인들(BL1<2, 4, …, m>), 제 1 컬럼 선택 스위치들(120_2, 120_4, …, 120_m), 및 제 1 로컬 라인들(LIO1<2, 4, …, m>)과 실질적으로 동일하게 구현될 수 있다.
메모리 장치(200)는 도 3의 메모리 장치(100)에 비해, 멀티플렉서들(295_2, 295_4~295_n)을 더 포함할 수 있다. 멀티플렉서(295_2)는 읽기 동작 또는 쓰기 동작 동안에 제어 신호(MUX)에 따라 제 2 로컬 라인들(LIO2<2, 4>) 중 하나를 선택할 수 있다. 예를 들어, 제어 신호(MUX)는 로우 어드레스들(RAs) 또는 컬럼 어드레스들(CAs)에 따라 디코드(decode)된 신호일 수 있다. 좀 더 구체적으로, 멀티플렉서들(295_2, 295_4~295_n)은 활성화된 워드 라인에 대응하는 로우 어드레스들(RAs), 또는 선택된 비트 라인들에 대응하는 컬럼 어드레스들(CAs)에 따라 제 2 로컬 라인들(LIO2<2, 4, …, m) 중 일부를 선택할 수 있다. 멀티플렉서(295_2)가 선택하는 로컬 라인들의 수는 예시적인 것에 불과하다. 다른 멀티플렉서들(295_4~295_n)도 멀티플렉서(295_2)와 실질적으로 동일하게 동작할 수 있다. 메모리 장치(200)는 도 6에서 도시되지 않은 멀티플렉서들(295_1, 295_3~295_n-1)을 더 포함할 수 있다. 멀티플렉서들(295_1~295_n)에 의해 선택되는 제 2 로컬 라인들의 수는 n개로서 제 2 글로벌 라인들(GIO2<1:n>)의 수와 동일할 수 있다.
실시 예에 있어서, 활성화 명령에 따라, 제 1 및 제 2 매트들(210, 260)에서, 제 1 및 제 2 워드 라인들(WL1, WL2)에 연결되는 모든 메모리 셀들이 모두 활성화될 수 있다. 이후, 읽기 명령 또는 쓰기 명령에 의해, 활성화된 메모리 셀들 중에서 제 1 매트(210)의 m개의 제 1 메모리 셀들이 선택되고(예를 들어, 제 1 메모리 셀 그룹(210_1)의 제 1 메모리 셀들), 제 2 매트(260)에서 m개의 제 2 메모리 셀들이 선택될 수 있다(예를 들어, 제 1 메모리 셀 그룹(260_1)의 제 2 메모리 셀들). 도 2와 달리 제 2 매트(260)에서 m개의 제 2 메모리 셀들이 선택되지만, 멀티플렉서들(295_2, 295_4~295_n)에 의해, 데이터 입출력은 m개의 제 2 메모리 셀들 중 n개의 제 2 메모리 셀들에 대해서만 수행될 수 있다.
제 2 전송 회로(280_2)는 제 2 로컬 센스 엠프(281_2) 및 제 2 라인 선택 스위치(282_2)를 포함할 수 있다. 제 2 로컬 센스 엠프(281_2) 및 제 2 라인 선택 스위치(282_2)는 도 3의 제 1 로컬 센스 엠프(131_2) 및 제 1 라인 선택 스위치(132_2)와 실질적으로 동일하게 동작할 수 있다.
제 2 로컬 센스 엠프(281_2)는 멀티플렉서(295_2)에 의해 선택된 로컬 라인으로 출력된 비트에 따라 제 2 글로벌 라인(GIO2<2>)을 구동할 수 있다. 다른 제 2 로컬 센스 엠프들(281_4~281~n)도 제 2 로컬 센스 엠프(281_2)와 유사하게 동작할 수 있다. 메모리 장치(200)는 도 6에서 도시되지 않은 제 2 로컬 센스 엠프들(281_1, 281_3~281_n-1)을 더 포함할 수 있고, 제 2 로컬 센스 엠프들(281_1~281_n)의 수는 제 2 글로벌 라인들(GIO2<1:n>)의 수와 동일할 수 있다.
실시 예에 있어서, 도시된 바와 달리, 도 5의 제 2 전송 회로(280_2)는 제 2 로컬 센스 엠프(281_2) 대신에 읽기 동작 시에 제 1 컬럼 선택 신호(CSL<1>)에 따라 제 2 로컬 라인(LIO2<2>)과 제 2 글로벌 라인(GIO2<2>)을 전기적으로 연결하는 로컬 스위치(미도시)를 포함할 수 있다. 다른 제 2 로컬 센스 엠프들(281_1, 281_3~281_n)도 제 2 로컬 센스 엠프(281_2)와 유사하게 구현되고 동작할 수 있다.
제 2 라인 선택 스위치(282_2)는 쓰기 명령에 응답하여 제 2 글로벌 라인(GIO2<2>)과 멀티플렉서(295_2)에 의해 선택된 로컬 라인을 연결할 수 있다. 다른 제 2 라인 선택 스위치들(282_4~282_n)도 제 2 라인 선택 스위치(282_2)와 유사하게 동작할 수 있다. 메모리 장치(200)는 도 6에서 도시되지 않은 제 2 라인 선택 스위치들(282_1, 282_3~282_n-1)을 더 포함할 수 있고, 제 2 라인 선택 스위치들(282_1~282_n)의 수는 제 2 글로벌 라인들(GIO2<1:n>)의 수와 동일할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 7은 도 1을 참조하여 설명될 것이다. 도 7을 참조하면, 메모리 장치(300)는 제 1 매트들(311~314), 제 2 매트(316), 제 1 및 제 2 데이터 출력 센스 엠프들(IOSA, 321~324, 326), 및 제 1 및 제 2 쓰기 드라이버들(WDRV, 331~334, 336)을 포함할 수 있다.
제 1 매트들(311~314) 각각은 도 1의 제 1 매트(110)와 실질적으로 동일하게 구현될 수 있다. 제 1 매트들(311~314) 각각에 대한 데이터 입출력은 제 1 글로벌 라인들(GIO1<1:m>) 및 제 1 로컬 라인들(LIO1<1:m>)을 통해 수행될 수 있다. 읽기 명령 또는 쓰기 명령에 따라, 가로 방향으로 배치된 제 1 매트들(311~314) 각각에서 m개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 가로 방향으로 배치되는 제 1 매트들(311~314)의 수는 도시된 것에 한정되지 않고 메모리 장치(300)가 처리하는 데이터의 비트들의 크기에 따라 결정될 수 있다. 실시 예에 있어서, 제 1 매트들(311~314) 사이에는 서브 워드 라인 드라이버들(SWDs)이 배치될 수 있다.
제 2 매트(316)는 도 2의 제 2 매트(160)와 실질적으로 동일하게 구현될 수 있다. 제 2 매트(316)에 대한 데이터 입출력은 제 2 글로벌 라인들(GIO2<1:n>) 및 제 2 로컬 라인들(LIO2<1:n>)을 통해 수행될 수 있다. 읽기 명령 또는 쓰기 명령에 따라, 제 2 매트들(316)에서 n개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 제 2 매트(316)의 수는 도시된 것에 한정되지 않는다. 실시 예에 있어서, 제 1 매트(312) 및 제 2 매트(316) 사이 그리고 제 1 매트(313) 및 제 2 매트(316) 사이에는 서브 워드 라인 드라이버들(SWDs)이 배치될 수 있다.
실시 예에 있어서, 제 2 글로벌 라인들(GIO2<1:n>)의 수에 대한 제 1 글로벌 라인들(GIO1<1:m>)의 수의 비율은 제 2 매트(316)의 제 2 메모리 셀들의 수에 대한 제 1 매트들(311~314) 각각의 제 1 메모리 셀들의 수의 비율과 동일할 수 있다.
실시 예에 있어서, 메모리 장치(300)는 세로 방향으로 배치되는 제 1 및 제 2 매트들을 더 포함할 수 있다. 도 7에서 도시된 제 1 및 제 2 매트들의 수는 메모리 장치(300)의 뱅크의 용량, 뱅크의 수, 또는 전체 메모리 용량 등에 의해 결정될 수 있다.
실시 예에 있어서, 제 1 매트들(311~314)은 노멀 데이터를 저장할 수 있고, 제 2 매트들(316)은 패리티 데이터를 저장할 수 있다. 여기서, 노멀 데이터는 메모리 장치(300)가 외부 장치로부터 제공받은 데이터 또는 메모리 장치(300)가 외부 장치로 제공해야 하는 데이터를 나타낼 수 있다. 패리티 데이터는 노멀 데이터에 발생할 수 있는 에러를 정정하기 위한 데이터를 나타낼 수 있다. 패리티 데이터는 노멀 데이터의 비트들에 대한 패리티 비트들을 포함할 수 있다. 패리티 데이터는 메모리 장치(300)의 내부에서 생성되거나 혹은 외부에서 제공된 데이터일 수 있다.
에러 정정을 위한 패리티 데이터의 크기는 에러 정정 코드의 종류, 노멀 데이터의 크기, 복구하고자 하는 비트들의 수 등에 따라 다양할 수 있다. 본 발명의 실시 예에 따르면, 메모리 장치(300)는 패리티 데이터의 다양한 크기에 대응하는 제 2 글로벌 라인들(GIO2<1:n>)을 통해 데이터 입출력이 수행되는 제 2 매트(316)를 포함할 수 있다. 즉, 패리티 데이터의 다양한 크기에 맞추어, 제 2 매트(316)의 메모리 셀들의 수, 제 2 로컬 라인들(LIO2<1:n>)의 수, 및 제 2 글로벌 라인들(GIO2<1:n>)의 수가 조정될 수 있다. 실시 예에 있어서, m은 2의 거듭제곱일 수 있고, n은 2의 거듭제곱이거나 2의 배수일 수 있고, 그리고 n은 m과 다르거나 또는 작을 수 있다.
제 1 데이터 출력 센스 엠프(321)는 제 1 글로벌 라인들(GIO1<1:m>)을 통해 출력되는 비트들에 따른 제 1 글로벌 라인들(GIO1<1:m>)의 전압들을 감지하고 증폭할 수 있다. 제 1 데이터 출력 센스 엠프(321)는 제 1 매트(311) 및 제 1 매트(311)에 배치되는 매트들에서 출력되는 비트들을 읽을 수 있다. 다른 제 1 데이터 출력 센스 엠프들(322~324)도 제 1 데이터 출력 센스 엠프(321)와 실질적으로 동일하게 동작할 수 있다.
제 2 데이터 출력 센스 엠프(326)도 제 1 데이터 출력 센스 엠프(321)와 실질적으로 동일하게 동작할 수 있다. 다만, 제 1 데이터 출력 센스 엠프(321)는 제 1 글로벌 라인들(GIO1<1:m>) 각각에 연결되는 m개의 서브 엠프들을 포함할 수 있고, 제 2 데이터 출력 센스 엠프(326)는 제 2 글로벌 라인들(GIO2<1:n>) 각각에 연결되는 n개의 서브 엠프들을 포함할 수 있다. 전술한대로, n은 m과 다를 수 있다. 즉, 제 2 데이터 출력 센스 엠프(326)의 크기는 제 1 데이터 출력 센스 엠프(321)의 크기와 다를 수 있고, 제 2 매트(316)의 가로 길이에 따라 결정될 수 있다.
제 1 쓰기 드라이버(331)는 쓰기 명령에 응답하여 제 1 글로벌 라인들(GIO1<1:m>), 제 1 로컬 라인들(LIO1<1:m>), 및 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택되는 m개 비트 라인들을 통해 제 1 매트(311)의 메모리 셀들로 데이터를 전송할 수 있다. 여기서 데이터는 하나의 데이터 입출력 핀(DQ)을 통해 수신되는 비트들 또는 데이터 입출력 핀을 포함하는 복수의 데이터 입출력 핀들을 통해 수신되고 데이터 스트로브 신호의 상승 엣지 또는 하강 엣지에 정렬되는 비트들을 포함할 수 있다. 다른 제 1 쓰기 드라이버들(332~334)도 제 1 쓰기 드라이버(331)와 실질적으로 동일하게 동작할 수 있다.
제 2 쓰기 드라이버(336)도 제 1 쓰기 드라이버(331)와 실질적으로 동일하게 동작할 수 있다. 제 2 쓰기 드라이버(336)는 제 2 매트(316)의 메모리 셀들로 노멀 데이터에 대한 패리티 데이터를 전송할 수 있다. 다만, 제 1 쓰기 드라이버(331)는 제 1 글로벌 라인들(GIO1<1:m>) 각각에 연결되는 m개의 서브 드라이버들을 포함할 수 있고, 제 2 쓰기 드라이버(336)는 제 2 글로벌 라인들(GIO2<1:n>) 각각에 연결되는 n개의 서브 드라이버들을 포함할 수 있다. 전술한대로, n은 m과 다를 수 있다. 즉, 제 2 쓰기 드라이버(336)의 크기는 제 1 쓰기 드라이버(331)의 크기와 다를 수 있고, 제 2 매트(316)의 가로 길이에 따라 결정될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 8은 도 4 및 도 7을 참조하여 설명될 것이다. 도 8을 참조하면, 메모리 장치(400)는 제 1 매트들(411~414), 제 2 매트(416), 제 1 및 제 2 데이터 출력 센스 엠프들(421~424, 426), 및 제 1 및 제 2 쓰기 드라이버들(431~434, 436)을 포함할 수 있다.
제 1 매트들(411~414), 제 1 및 제 2 데이터 출력 센스 엠프들(421~424, 426), 및 제 1 및 제 2 쓰기 드라이버들(431~434, 436)은 도 7의 제 1 매트들(311~314), 제 1 및 제 2 데이터 출력 센스 엠프들(321~324, 326), 및 제 2 및 제 2 쓰기 드라이버들(331~334, 336)과 실질적으로 동일하게 구현될 수 있다. 메모리 장치(400)와 도 7의 메모리 장치(300)간의 차이점에 대해서 설명한다.
제 2 매트(416)는 도 4의 제 2 매트(260)와 실질적으로 동일하게 구현될 수 있다. 제 2 매트(416)에 대한 데이터 입출력은 제 2 글로벌 라인들(GIO2<1:n>) 및 제 2 로컬 라인들(LIO2<1:m>)을 통해 수행될 수 있다. 읽기 명령 또는 쓰기 명령에 따라, 제 2 매트들(416)에서 m개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 제 2 로컬 라인들(LIO2<1:m>)의 수 및 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택되는 비트 라인들의 수는 도 7의 제 2 매트(316)의 경우와 다를 수 있다. 그럼에도 불구하고, 도 6의 멀티플렉서들의 동작에 의해, 제 2 매트(416)는 노멀 데이터에 대한 패리티 데이터를 저장할 수 있다. 즉, 제 2 매트(416)은 도 5의 제 2 매트(260)와 유사하게 동작할 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 메모리 장치(500)는 제 1 매트들(511~514), 제 2 매트(516), 제 1 및 제 2 데이터 출력 센스 엠프들(521~530), 그리고 제 1 및 제 2 쓰기 드라이버들(541~550)을 포함할 수 있다.
제 1 매트들(511~514) 각각은 제 1 서브 매트들을 포함할 수 있다. 제 1 서브 매트는 도 1의 제 1 매트(110)와 실질적으로 동일하게 구현될 수 있다. 제 1 매트들(511~514) 각각은 제 1 서브 매트들이 이어진 구조를 가질 수 있다. 실시 예에 있어서, 제 1 매트들(511~514) 사이에는 서브 워드 라인 드라이버들(SWDs)이 배치될 수 있고, 제 1 매트(511)의 제 1 서브 매트들 사이에는 서브 워드 라인 드라이버(SWD)가 배치되지 않을 수 있다.
제 1 서브 매트들 각각에서는 읽기 명령 또는 쓰기 명령에 따라 m개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 즉, 도 9의 제 1 매트들(511~514) 각각에서는 읽기 명령 또는 쓰기 명령에 의해 두 개의 컬럼 선택 신호들이 활성화되고, 2 X m 개의 메모리 셀들이 선택될 수 있다. 도 1의 제 1 매트(110)와 유사하게, 제 1 서브 매트에 대한 데이터 입출력은 제 1 글로벌 라인들(GIO1<1:m>), 제 1 로컬 라인들(LIO1<1:m>), 및 컬럼 선택 신호에 의해 선택된 m개의 비트 라인들을 통해 수행될 수 있다. 즉, 도 1의 제 1 매트(110)에 비해, 도 9의 제 1 매트들(511~514) 각각으로부터 더 많은 데이터의 비트들(예를 들면, 2 X m개의 비트들)이 출력될 수 있고, 제 1 매트들(511~514) 각각에 더 많은 데이터의 비트들(예를 들면, 2 X m개의 비트들)이 저장될 수 있다.
제 2 매트(516)는 제 1 서브 매트 및 제 2 서브 매트를 포함할 수 있다. 전술한대로, 제 1 서브 매트는 도 1의 제 1 매트(110)와 실질적으로 동일하게 구현될 수 있다. 제 2 서브 매트는 도 1의 제 2 매트(160)와 실질적으로 동일하게 구현될 수 있다. 제 2 매트(516)는 제 1 서브 매트와 제 2 서브 매트가 이어진 구조를 가질 수 있다. 실시 예에 있어서, 제 1 매트(512) 및 제 2 매트(516)의 사이 그리고 제 1 매트(513) 및 제 2 매트(516) 사이에는 서브 워드 라인 드라이버들(SWDs)이 배치될 수 있고, 제 2 매트(516)의 제 1 및 제 2 서브 매트들 사이에는 서브 워드 라인 드라이버(SWD)가 배치되지 않을 수 있다.
제 2 서브 매트에서는 읽기 명령 또는 쓰기 명령에 따라 n개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 제 2 매트(516)에서는 읽기 명령 또는 쓰기 명령에 의해 두 개의 컬럼 선택 신호들이 활성화되고, m + n개의 메모리 셀들이 선택될 수 있다. 도 1의 제 2 매트(160)와 유사하게, 제 2 서브 매트에 대한 데이터 입출력은 제 2 글로벌 라인들(GIO2<1:n>), 제 2 로컬 라인들(LIO2<1:n>), 및 컬럼 선택 신호에 의해 선택된 n개의 비트 라인들을 통해 수행될 수 있다. 즉, 도 2의 제 2 매트(160)에 비해, 도 9의 제 2 매트(516)로부터 더 많은 데이터의 비트들(예를 들면, m + n 개의 비트들)이 출력될 수 있고, 제 2 매트(516)에 더 많은 데이터의 비트들(예를 들면, m + n 개의 비트들)이 저장될 수 있다.
실시 예에 있어서, 제 2 매트(516)를 위한 제 1 글로벌 라인들(GIO1<1:m>)의 수와 제 2 글로벌 라인들(GIO2<1:n>)의 수를 합친 값(m+n)에 대한 제 1 매트들(511~514) 각각을 위한 제 1 글로벌 라인들(GIO1<1:m>)의 수의 두 배(2 X m)의 비율은 제 2 매트(516)의 제 2 메모리 셀들의 수에 대한 제 1 매트들(511~514) 각각의 제 1 메모리 셀들의 수의 비율과 동일할 수 있다.
도 7의 메모리 장치(300)와 유사하게, 제 1 매트들(511~514)은 노멀 데이터를 저장할 수 있고, 제 2 매트(516)는 패리티 데이터를 저장할 수 있다. 제 1 데이터 출력 센스 엠프들(521~529) 및 제 1 쓰기 드라이버들(541~549)은 도 7의 제 1 데이터 출력 센스 엠프들(321~324) 및 제 1 쓰기 드라이버들(331~334)과 실질적으로 동일하게 동작할 수 있다. 제 2 데이터 출력 센스 엠프(530) 및 제 2 쓰기 드라이버(550)는 도 7의 제 2 데이터 출력 센스 엠프(326) 및 제 2 쓰기 드라이버(336)와 실질적으로 동일하게 동작할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 10은 도 4 및 도 9를 참조하여 설명될 것이다. 도 10을 참조하면, 메모리 장치(600)는 제 1 매트들(611~614), 제 2 매트(616), 제 1 및 제 2 데이터 출력 센스 엠프들(621~630), 및 제 1 및 제 2 쓰기 드라이버들(641~650)을 포함할 수 있다.
제 1 매트들(611~614), 제 1 및 제 2 데이터 출력 센스 엠프들(621~630), 및 제 1 및 제 2 쓰기 드라이버들(641~650)은 도 9의 제 1 매트들(511~514), 제 1 및 제 2 데이터 출력 센스 엠프들(521~530), 및 제 1 및 제 2 쓰기 드라이버들(541~550)과 실질적으로 동일하게 구현될 수 있다. 메모리 장치(600)와 도 7의 메모리 장치(500)간의 차이점에 대해서 설명한다.
제 2 매트(616)의 제 2 서브 매트는 도 4의 제 2 매트(260)와 실질적으로 동일하게 구현될 수 있다. 제 2 서브 매트에 대한 데이터 입출력은 제 2 글로벌 라인들(GIO2<1:n>) 및 제 2 로컬 라인들(LIO2<1:m>)을 통해 수행될 수 있다. 읽기 명령 또는 쓰기 명령에 따라, 제 2 서브 매트에서 m개의 비트 라인들이 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택될 수 있다. 제 2 로컬 라인들(LIO2<1:m>)의 수 및 컬럼 선택 라인들(CSLs) 중 하나를 통해 전송되는 컬럼 선택 신호에 의해 선택되는 비트 라인들의 수는 m개로서 도 9의 제 2 서브 매트의 n개와 상이할 수 있다. 그럼에도 불구하고, 도 6에서 전술한 멀티플렉서들에 의해, 제 2 매트(616)는 노멀 데이터에 대한 패리티 데이터를 저장할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 장치(1000)는 뱅크(1110), 로우 디코더(1120), 컬럼 디코더(1130), 제 1 및 제 2 데이터 출력 센스 엠프들(1141, 1143), 제 1 및 제 2 쓰기 드라이버들(1142, 1144), ECC 회로(1145), 커맨드 디코더(1210), 어드레스 버퍼(1220), DQ 버퍼(1230), 병렬화기(1240), 및 직렬화기(1250)를 포함할 수 있다.
뱅크(1110)는 워드 라인들(WLs)과 비트 라인들(미도시)의 교차점들에 배치된 메모리 셀들(미도시)을 포함할 수 있다. 예를 들어, 뱅크(1110)는 도 7 내지 도 10에 도시된 매트 어레이들 중 어느 하나에 대응할 수 있다. 도 11에서 뱅크(1110)는 하나만 도시되었으나, 뱅크들의 수는 이에 한정되지 않는다. 예를 들어, 뱅크들의 수 및 용량은 JEDEC 표준에 따라 결정될 수 있다.
뱅크(1110)는 제 1 매트(1111) 및 제 2 매트(1116)를 포함할 수 있다. 도 11에서 도시된 제 1 매트(1111)의 수 및 제 2 매트(1116)의 수는 예시적인 것에 불과하다. 제 1 매트(1111)는 도 1 및 도 4의 제 1 매트들(110, 210)과 실질적으로 동일하게 동작할 수 있고, 제 2 매트(1116)는 도 1 및 도 4의 제 2 매트들(160, 260)과 실질적으로 동일하게 동작할 수 있다.
로우 디코더(1120)는 커맨드 디코더(1210)로부터 로우 제어 신호(R_CTRL) 및 어드레스 버퍼(1220)로부터 로우 어드레스들(RAs)을 수신하고, 로우 제어 신호(R_CTRL) 및 로우 어드레스들(RAs)에 기초하여 워드 라인들(WLs) 중 하나를 선택할 수 있다. 좀 더 구체적으로, 메모리 장치(1000)가 DRAM인 경우, 로우 디코더(1120)는 활성화 명령에 대한 로우 어드레스들에 대응하는 워드 라인을 선택할 수 있다.
컬럼 디코더(1130)는 커맨드 디코더(1210)로부터 컬럼 제어 신호(C_CTRL) 및 어드레스 버퍼(1220)로부터 컬럼 어드레스들(CAs)을 수신하고, 컬럼 제어 신호(C_CTRL) 및 컬럼 어드레스들(CAs)에 기초하여 컬럼 선택 라인들(CSLs)을 선택할 수 있다. 컬럼 디코더(1130)가 컬럼 선택 라인들(CSLs)을 선택하면, 컬럼 선택 라인들(CSLs)에 연결된 비트 라인들(미도시)도 선택될 수 있다.
제 1 데이터 출력 센스 엠프(1141)는 도 7 내지 도 10의 제 1 데이터 출력 센스 엠프들(321~324, 421~424, 521~529, 621~629)과 실질적으로 동일하게 동작할 수 있다. 제 2 데이터 출력 센스 엠프(1143)는 도 7 내지 도 10의 제 2 데이터 출력 센스 엠프들(326, 426, 530, 630)과 실질적으로 동일하게 동작할 수 있다.
제 1 쓰기 드라이버(1142)는 도 7 내지 도 10의 제 1 쓰기 드라이버들(331~334, 431~434, 541~549, 641~649)과 실질적으로 동일하게 동작할 수 있다. 제 2 쓰기 드라이버(1144)는 도 7 내지 도 10의 제 2 쓰기 드라이버들(336, 436, 550, 650)과 실질적으로 동일하게 동작할 수 있다.
ECC 회로(1145)는 데이터의 에러를 정정하기 위해 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(1145)는 병렬화기(1240)로부터 쓰기 데이터를 제공받고, 쓰기 데이터에 대한 에러 정정 인코딩을 수행하고, 그리고 패리티 비트들 생성할 수 있다. ECC 회로(1145)는 패리티 비트들을 제 2 쓰기 드라이버(1144)로 전송할 수 있다.
ECC 회로(1145)는 뱅크(1110)로부터 출력되고 제 1 및 제 2 데이터 출력 센스 엠프들(1141, 1143)에 의해 감지되는 읽기 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1145)는 제 2 데이터 출력 센스 엠프(1143)로부터 출력된 패리티 비트들을 이용하여 에러를 정정할 수 있다. 예를 들어, ECC 회로(1145)는 RS 코드(Reed-Solomon code), 해밍 코드(Hamming code), BCH 코드(Bose-Chaudhuri-Hocquenghem code), LDPC 코드(low density parity check code) 등과 같은 다양한 오류 정정 스킴을 이용할 수 있다.
실시 예에 있어서, 메모리 장치(1000)는 ECC 회로(1145)를 포함하지 않을 수 있다. 이 경우, 메모리 장치(1000)는 쓰기 데이터와 쓰기 데이터에 대한 에러를 정정하기 위한 패리티 데이터를 외부로부터 수신할 수 있고, 이후 읽기 데이터와 읽기 데이터에 대한 에러를 정정하기 위한 패리티 데이터를 외부로 출력할 수 있다.
커맨드 디코더(1210)는 메모리 장치(1000)의 외부(예를 들면, 호스트 또는 메모리 컨트롤러)로부터 명령을 수신하고 디코드할 수 있다. 예를 들어, 커맨드 디코더(1210)는 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지(precharge) 명령 등을 디코드할 수 있다. 또한, 커맨드 디코더(1210)는 어드레스 버퍼(1220)로부터 어드레스 정보를 더 수신할 수 있다. 예를 들어, 메모리 장치(1000)는 입력 핀들의 수를 줄이기 위해 명령 및 어드레스들을 모두 수신하는 입력 핀들을 포함할 수 있다. 따라서, 커맨드 디코더(1210)는 어드레스 버퍼(1220)로부터 수신된 신호를 이용하여, 명령을 디코드할 수도 있다.
커맨드 디코더(1210)는 활성화 명령, 프리차지 명령, 또는 리프레쉬 명령에 따라 로우 디코더(1120)를 제어할 수 있다. 커맨드 디코더(1210)는 쓰기 명령 또는 읽기 명령에 따라 컬럼 디코더(1130)를 제어할 수 있다. 커맨드 디코더(1210)는 로우 제어 신호(R_CTRL)를 로우 디코더(1120)에 제공할 수 있고, 컬럼 제어 신호(C_CTRL)를 컬럼 디코더(1130)에 제공할 수 있다. 또한, 도 11에서 도시되지 않았지만, 커맨드 디코더(1210)는 메모리 장치(1000)의 다른 구성 요소들도 제어할 수 있다.
어드레스 버퍼(1220)는 메모리 장치(1000)의 외부로부터 어드레스들(ADDs)을 수신하고 저장할 수 있다. 좀 더 구체적으로, 어드레스 버퍼(1220)는 활성화 명령에 대한 뱅크 어드레스들(BAs, 미도시) 및 로우 어드레스들(RAs), 쓰기 명령 또는 읽기 명령에 대한 컬럼 어드레스들(CAs), 프리차지 명령에 대한 뱅크 어드레스들, 모드 레지스터들의 설정을 위한 연산 코드(OP code) 등을 수신하고 저장할 수 있다.
어드레스 버퍼(1220)는 활성화 명령에 대한 로우 어드레스들(RAs)을 로우 디코더(1120)에 제공할 수 있고, 쓰기 명령 또는 읽기 명령에 대한 컬럼 어드레스들(CAs)을 컬럼 디코더(1130)에 제공할 수 있다. 어드레스 버퍼(1220)는 명령으로서 입력된 어드레스 정보를 커맨드 디코더(1210)에 제공할 수 있다.
DQ 버퍼(1230)는 메모리 장치(1000)의 외부로부터 쓰기 데이터를 수신할 수 있고 뱅크(1110)에서 출력되는 읽기 데이터를 출력할 수 있다. DQ 버퍼(1230)는 데이터 입출력 핀(미도시)을 구동할 수 있다. 병렬화기(1240)는 DQ 버퍼(1230)를 통해 수신된 쓰기 데이터를 병렬화하고, 병렬화된 쓰기 데이터를 제 1 및 제 2 쓰기 드라이버들(1142, 1144) 및 ECC 회로(1145)에 제공할 수 있다. 직렬화기(1250)는 ECC 회로(1145)로부터 제공된 읽기 데이터를 직렬화하고, 직렬화된 읽기 데이터를 DQ 버퍼(1230)에 제공할 수 있다. 만약, 메모리 장치(1000)가 ECC 회로(1145)를 포함하지 않는 경우, 직렬화기(1250)는 제 1 및 제 2 데이터 출력 센스 엠프들(1141, 1143)로부터 제공된 읽기 데이터를 직렬화하고, 직렬화된 읽기 데이터를 DQ 버퍼(1230)에 제공할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 메모리 장치;
110: 제 1 매트;
120_1~120_m: 제 1 컬럼 선택 스위치들;
130_1~130_m: 제 1 전송 회로들;
160: 제 2 매트;
170_1~170_m: 제 2 컬럼 선택 스위치들;
180_1~180_m: 제 2 전송 회로들;

Claims (10)

  1. 제 1 로컬 라인들을 공유하는 제 1 및 제 2 메모리 셀 그룹들;
    제 2 로컬 라인들을 공유하는 제 3 및 제 4 메모리 셀 그룹들;
    읽기 명령에 응답하여, 상기 제 1 및 제 2 메모리 셀 그룹들 중 어느 하나로부터 상기 제 1 로컬 라인들로 출력되는 제 1 데이터를 제 1 글로벌 라인들로 전송하는 제 1 전송 회로; 및
    상기 읽기 명령에 응답하여, 상기 제 3 및 제 4 메모리 셀 그룹들 중 어느 하나로부터 상기 제 2 로컬 라인들로 출력되는 제 2 데이터를 제 2 글로벌 라인들로 전송하는 제 2 전송 회로를 포함하되,
    상기 제 1 글로벌 라인들의 수 및 상기 제 2 글로벌 라인들의 수는 서로 다르고, 그리고
    상기 제 2 글로벌 라인들의 수에 대한 상기 제 1 글로벌 라인들의 수의 비율은 상기 제 3 메모리 셀 그룹에 포함된 제 2 메모리 셀들의 수에 대한 상기 제 1 메모리 셀 그룹에 포함된 제 1 메모리 셀들의 수의 비율과 같은 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 글로벌 라인들의 수와 상기 제 1 로컬 라인들의 수는 서로 동일하고, 그리고
    상기 제 2 글로벌 라인들의 수와 상기 제 2 로컬 라인들의 수는 서로 동일한 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 글로벌 라인들의 수, 상기 제 1 로컬 라인들의 수, 및 상기 제 2 로컬 라인들의 수는 서로 동일한 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 로컬 라인들의 수는 상기 제 2 글로벌 라인들의 수보다 크고,
    상기 제 3 및 제 4 메모리 셀 그룹들 중 상기 어느 하나에 대응하는 로우 어드레스들 또는 컬럼 어드레스들에 따라 상기 제 2 로컬 라인들 중 일부를 상기 제 2 전송 회로에 연결하는 멀티플렉서들을 더 포함하고,
    상기 제 2 전송 회로는 상기 제 2 데이터의 일부를 상기 제 2 글로벌 라인들로 전송하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 데이터는 상기 제 1 데이터의 에러를 정정하기 위한 데이터이고, 그리고
    상기 제 2 글로벌 라인들의 수는 상기 제 1 글로벌 라인들의 수보다 작은 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 전송 회로는 상기 읽기 명령에 응답하여, 상기 제 1 로컬 라인들과 상기 제 1 글로벌 라인들을 연결하는 제 1 로컬 스위치들을 포함하고, 그리고
    상기 제 2 전송 회로는 상기 읽기 명령에 응답하여, 상기 제 2 로컬 라인들과 상기 제 2 글로벌 라인들을 연결하는 제 2 로컬 스위치들을 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 전송 회로는 상기 제 1 데이터에 따라 상기 제 1 글로벌 라인들을 구동하는 제 1 로컬 센스 엠프들을 포함하고, 그리고
    상기 제 2 전송 회로는 상기 제 2 데이터에 따라 상기 제 2 글로벌 라인들을 구동하는 제 2 로컬 센스 엠프들을 포함하는 메모리 장치.
  8. 제 1 컬럼 어드레스들에 대응하는 제 1 메모리 셀들;
    제 2 컬럼 어드레스들에 대응하는 제 2 메모리 셀들;
    쓰기 명령에 응답하여, 제 1 글로벌 라인들을 통해 상기 제 1 메모리 셀들 중 일부에 제 1 데이터를 전송하는 제 1 쓰기 드라이버; 및
    상기 쓰기 명령에 응답하여, 제 2 글로벌 라인들을 통해 상기 제 2 메모리 셀들 중 일부에 제 2 데이터를 전송하는 제 2 쓰기 드라이버를 포함하되,
    상기 제 1 글로벌 라인들의 수 및 상기 제 2 글로벌 라인들의 수는 서로 다르고, 그리고
    상기 제 2 글로벌 라인들의 수에 대한 상기 제 1 글로벌 라인들의 수의 비율은 상기 제 2 메모리 셀들의 수에 대한 상기 제 1 메모리 셀들의 수의 비율과 같은 메모리 장치.
  9. 삭제
  10. 제 1 컬럼 선택 라인을 통해 전송되는 제 1 컬럼 선택 신호에 따라 선택되는 제 1 메모리 셀들;
    제 2 컬럼 선택 라인을 통해 전송되는 제 2 컬럼 선택 신호에 따라 선택되는 제 2 메모리 셀들;
    상기 제 1 컬럼 선택 신호에 따라 상기 제 1 메모리 셀들과 연결된 제 1 비트 라인들과 제 1 로컬 라인들을 연결하는 제 1 컬럼 선택 스위치들;
    상기 제 2 컬럼 선택 신호에 따라 상기 제 2 메모리 셀들과 연결된 제 2 비트 라인들과 제 2 로컬 라인들을 연결하는 제 2 컬럼 선택 스위치들;
    읽기 명령에 응답하여, 상기 제 1 메모리 셀들로부터 상기 제 1 비트 라인들을 통해 상기 제 1 로컬 라인들로 출력되는 제 1 데이터를 제 1 글로벌 라인들로 전송하는 제 1 전송 회로; 및
    상기 읽기 명령에 응답하여, 상기 제 2 메모리 셀들로부터 상기 제 2 비트 라인들을 통해 상기 제 2 로컬 라인들로 출력되는 제 2 데이터를 제 2 글로벌 라인들로 전송하는 제 2 전송 회로를 포함하되,
    상기 제 1 글로벌 라인들의 수 및 상기 제 2 글로벌 라인들의 수는 서로 다르고, 그리고
    상기 제 2 글로벌 라인들의 수에 대한 상기 제 1 글로벌 라인들의 수의 비율은 상기 제 2 메모리 셀들의 수에 대한 상기 제 1 메모리 셀들의 수의 비율과 같은 메모리 장치.
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