KR970063671A - 반도체 소자의 다중 금속층 형성 방법 - Google Patents

반도체 소자의 다중 금속층 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다중 금속층 형성 방밥에 관한 것으로, 콘택 홀의 단차 및 금속의 층덮힘 불량으로 인해 발생되는 문제점을 해소하기 위하여 금속층간 절연막에 소정 깊이의 트렌치를 형성하고, 상기 트랜치내에 콘택 홀을 형성한다. 그리고 상기 트렌치 및 콘택 홀이 매립되도록 금속을 증착한 후 상기 금속층간 절연막상의 금속을 연마하여 표면을 평탄화시키므로써 후속 공정을 용이하게 실시 할 수 있으며, 고유 저항 값이 낮은 금속을 사용하여 소자의 수율 및 특성이 향상될 수 있도록 한 반도체 소자의 다중 급속층 형성 방법에 관한 것이다.

Description

반도체 소자의 다중 금속층 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2f도는 본 발명에 다른 반도체 소자의 다중 금속층 형성 방법을 설명하기 위한 소자의 단면도.

Claims (7)

  1. 반도체 소자의 다중 금속층 형성 방법에 있어서, 하부 금속층이 형성된 실리콘 기판상에 금속층간 절연막을 형성한 후 상기 금속층간 절연막에 소정 깊이의 트렌치를 형성하는 제1단계와, 상기 제1단계로부터 상기 트랜치내에 상기 하부 금속층의 소정 부분이 노출되도록 콘택 홀을 형성하는 제2단계와, 상기 제2단계로부터 전체 상부면에 베리어 금속층을 형성한 후 상기 트랜치 및 콘택 홀이 매립되도록 전체 상부면에 금속을 증착하는 제3단계와, 상기 제3단계로부터 상기 금속을 리플로우시킨 후 상기 금속층간 절연막의 표면이 노출되는 시점까지 상기 금속을 연마하여 표면을 평탄화시키는 제4단계와, 상기 제4단계로부터 전체 상부면에 상부 금속층을 형성하는 제5단계와. 상기 제5단계로부터 상기 제1 내지 제4단계가 순차적으로 반복 실시되는 제6단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  2. 제1항에 있어서, 상기 베리어 금속층은 티타늄 및 티타늄 나이트라이드가 순차적으로 중착된 것을 특징으로 하는 빈도체 소자의 다중 금속층 형성 방법.
  3. 제2항에 있어서, 상기 티타늄은 70 내지 130A 두께로 증착되며, 상기 티타늄 나이트라이드 250 내지 350A 두께로 증착된 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  4. 제1항에 있어서, 상기 리플로우 공정은 400 내지 500℃의 온도에서 150 내지 200초동안 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  5. 제1항에 있어서, 상기 연마 공정은 화학적 기계 연마 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  6. 제1항에 있어서, 상기 제3단계에서 형성된 상기 베리어 금속층 및 증착된 상기 금속의 연마비는 동일한 것을 특징으로 하는 반도체 소자의 다중 금속층 형성 방법.
  7. 제6항에 있어서, 상기 연마비는 0.1 내지 0.3㎛/분인 것을 특징으로 하는 반도체 소자의 다중 급속층 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004779A 1996-02-27 1996-02-27 반도체 소자의 다중 금속층 형성 방법 KR100217909B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010009868A (ko) * 1999-07-14 2001-02-05 김영환 반도체소자의 홀 형성방법
US7123475B2 (en) 2003-06-23 2006-10-17 Samsung Electronics Co., Ltd. AC/DC adapter and notebook computer using the same

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