DE19933540C2 - Synchroner integrierter Speicher - Google Patents

Description

Die Erfindung betrifft einen synchronen integrierten Spei­ cher.

Synchrone Speicher zeichnen sich dadurch aus, daß ihnen ein­ zuschreibende Daten synchron mit einem externen Takt zuge­ führt werden und aus ihnen auszulesende Daten synchron mit dem externen Takt ausgegeben werden. Oftmals erfolgt die Ver­ arbeitung innerhalb des Speichers mit einem vom externen Takt sich unterscheidenden internen Takt. Üblicherweise erfolgt die Umsychronisierung von zu übertragenden Daten vom externen Takt auf den internen Takt beziehungsweise umgekehrt direkt an Datenanschlüssen des Speichers, über die die Daten von au­ ßerhalb des Speichers empfangen beziehungsweise nach außer­ halb des Speichers ausgegeben werden. Hierfür sind entspre­ chende Synchronisiereinheiten unmittelbar benachbart zu den Datenanschlüssen angeordnet. Bei einem Schreibzugriff auf den Speicher werden einzuschreibende Daten, die von extern syn­ chron mit dem externen Takt an den Datenanschlüssen eintref­ fen, von den Synchronisiereinheiten auf den internen Takt um­ synchronisiert, bevor sie auf entsprechenden Datenbussen ei­ nem Zellenfeld innerhalb des Speichers zugeführt werden, um dort in Speicherzellen gespeichert zu werden.

Üblicherweise sind die externen Anschlüsse eines Speichers und damit auch seine Datenanschlüsse in Randbereichen des Speichers angeordnet. Bei einem Schreibzugriff wird von jedem Datenanschluß ein einzuschreibendes Datenbit zum entsprechen­ den Zellenfeld übertragen, um dort gespeichert zu werden. Da die Abstände von den einzelnen Datenanschlüssen zum Zellen­ feld in der Regel unterschiedlich sind, kommt es zu Laufzeit­ unterschieden der bei einem Schreibzugriff übermittelten Da­ tensignalen zwischen den unterschiedlichen Datenanschlüssen, wo sie auf den internen Takt synchronisiert werden, und dem Zellenfeld. Diese Laufzeitunterschiede machen sich zunehmend bei hohen Taktfrequenzen bemerkbar, die insbesondere für zu­ künftige Speicher angestrebt werden.

In der US 5 812 490 ist ein synchroner Halbleiterspeicher mit vier Speicherzellenfeldern gezeigt. Über jeweilige Datenan­ schlüsse werden Daten vom Halbleiterspeicher ausgegeben. Die Speicherzellenfelder sind über Datenleitungen mit den Daten­ anschlüssen verbunden. Ein zentral angeordneter Taktgenerator versorgt die Speicherzellenfelder mit Taktsignalen. Der Takt­ generator wird von extern mit einem Taktsignal beaufschlagt. Die Datensignalverarbeitung erfolgt chipintern taktsynchron.

In der US 5 841 730 ist ein Halbleiterspeicher mit taktge­ steuerten Ein- und Ausgangspufferschaltungen gezeigt. Das Taktsignal wird den Pufferschaltungen von außen zugeführt. Die Eingangspufferschaltung leitet einen eingegebenen Daten­ wert vom Taktsignal gesteuert an nachgeschaltete Funktions­ einheiten weiter, um einen Schreibzugriff auf ein Speicher­ zellenfeld zu ermöglichen.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten synchronen Speicher der genannten Art anzugeben, bei dem die genannten Laufzeitunterschiede der zum Speicherzellenfeld übertragenen einzuschreibenden Datenbits auf vorteilhafte Weise vermieden werden.

Diese Aufgabe wird mit einem synchronen integrierten Speicher gemäß Patentanspruch 1 gelöst. Vorteilhafte Aus- und Weiter­ bildungen der Erfindung sind Gegenstand der abhängigen Pa­ tentansprüche.

Erfindungsgemäß ist die zur Umsynchronisierung der mit dem externen Takt den Datenanschlüssen des Speichers zugeführten Datensignale auf den internen Takt vorgesehene Synchronisiereinheit unmittelbar benachbart zur Speicherzellengruppe angeordnet, in die die mit den Datensignalen übermittelten Daten eingeschrieben werden sollen. Das bedeutet, daß die von zwei unter Umständen örtlich weit auseinanderliegenden Daten­ anschlüssen empfangenen Datensignale zunächst noch synchron mit dem externen Takt von den Datenanschlüssen über die Da­ tenleitungen zur Zellengruppe übertragen werden. Eine Umsyn­ chronisierung der Datensignale vom externen Takt auf den in­ ternen Takt durch die Synchronisiereinheit erfolgt erst un­ mittelbar an der Zellengruppe. Dies hat den Vorteil, daß bei­ de Datensignale, die über verschiedene Datenanschlüsse dem Speicher zugeführt werden, synchron mit dem internen Takt und ohne Laufzeitunterschiede an die Zellengruppe und damit an die darin befindlichen Speicherzellen übermittelt werden.

Die Erfindung ist auf alle beschreibbaren synchronen inte­ grierten Speicher anwendbar, beispielsweise auf synchrone DRAMs (Dynamic Random Access Memories).

Die Erfindung hat den weiteren Vorteil, daß der vom Taktgene­ rator generierte interne Takt nur dem Takteingang der benach­ bart zur Zellengruppe angeordneten Synchronisiereinheit zuge­ führt wird, während bei herkömmlichen synchronen Speichern, bei denen die Umsynchronisierung auf den internen Takt am je­ weiligen Datenanschluß erfolgt, entsprechende Synchroni­ siereinheiten an jedem Datenanschluß vorhanden sind, denen jeweils der interne Takt zugeführt werden muß. Üblicherweise ist der entsprechende Taktgenerator für den internen Takt in der Mitte des integrierten Speichers angeordnet. Bei der her­ kömmlichen, dezentralen Anordnung der Synchronisiereinheiten an jedem Datenanschluß muß der vom Taktgenerator generierte interne Takt jeder dieser Synchronisiereinheiten zugeführt werden, so daß für die Zuführung des internen Takts lange Taktleitungen notwendig, die zusätzlich auch noch stark ver­ zweigt sind, insbesondere wenn eine große Anzahl von Datenan­ schlüssen vorhanden ist, über die gleichzeitig Datensignale zum Speicher übertragen werden. Lange und stark verzweigte Taktleitungen führen jedoch zu einer nachteiligen Belastung des Taktausgangs des Taktgenerators. Diese starke Belastung des Taktgenerators wird durch die Erfindung vermieden, da die erfindungsgemäße Synchronisiereinheit an der Zellengruppe und nicht am Rand des Speichers angeordnet ist, wie dies übli­ cherweise bei den Datenanschlüssen der Fall ist. Außerdem ist bei der Erfindung nur eine Synchronisiereinheit pro Speicher­ zellengruppe notwendig, während bei herkömmlichen synchronen Speichern eine Synchronisiereinheit pro Datenanschluß notwen­ dig ist. Da viele Speicher eine große Anzahl von Datenan­ schlüssen haben, muß der interne Takt bei herkömmlichen Spei­ chern einer großen Anzahl von Datenanschlüssen zugeführt wer­ den, was zu einer entsprechenden Verzweigung der Taktleitun­ gen führt. Die Speicherzellen des erfindungsgemäßen Speichers können dagegen so zu den Zellengruppen zusammengefaßt werden, daß eine nur geringere Anzahl von Synchronisiereinheiten not­ wendig ist.

Die Gruppen von Speicherzellen können beispielsweise Spei­ cherzellenblöcke oder Vielfache von Speicherzellenblöcken sein.

Bei herkömmlichen Speichern muß das vom Taktgenerator erzeug­ te interne Taktsignal zunächst zu den an den Datenanschlüssen angeordneten Synchronisiereinheiten übermittelt werden, bevor dort die Umsynchronisierung der eintreffenden Datensignale auf den internen Takt erfolgen kann. Bei der Erfindung dage­ gen ist die Synchronisiereinheit direkt an der Zellengruppe angeordnet und weist daher in der Regel einen geringeren Ab­ stand zum Taktgenerator auf, als die Datenanschlüsse. Somit ist die Laufzeit des internen Takts vom Ausgang des Taktgene­ rators zur Synchronisiereinheit geringer als bei herkömmli­ chen Speichern. Dies ermöglicht einen schnelleren Betrieb des Speichers. Darüber hinaus werden die einzuschreibenden Daten­ signale synchron mit dem externen Takt von den Datenanschlüs­ sen über die Datenleitungen zur Synchronisiereinheit übertra­ gen, während gleichzeitig der interne Takt vom Taktgenerator zur Synchronisiereinheit übertragen wird. Das bedeutet, daß die einzuschreibenden Daten bereits den größten Teil der Di­ stanz zwischen den Datenanschlüssen und der Zellengruppe zu­ rückgelegt haben, bis die Umsynchronisierung auf den internen Takt erfolgt. Auch hieraus erfolgt eine Beschleunigung des Schreibzugriffs beim erfindungsgemäßen Speicher.

Die Erfindung wird im folgenden anhand der Figur erläutert, die ein Ausführungsbeispiel zeigt.

Der dargestellte integrierte Speicher ist ein beschreibbarer synchroner Speicher vom Typ DRAM. Der Speicher IC weist an einer seiner Kanten eine Reihe von Kontaktflächen P, CP, DP1, DP2 auf. Eine der Kontaktflächen ist ein Taktanschluß CP und zwei sind Datenanschlüsse DP1, DP2. Der Speicher weist zwei Gruppen G1, G2 von Speicherzellen MC auf. Die Zellengruppen G1, G2 sind Zellenfelder des Speichers. Die Speicherzellen MC sind in Kreuzungspunkten von Wortleitungen WL und Bitleitungen BL angeordnet. Der Speicher weist Datenleitungen DL auf, über die die Datenanschlüsse DPi jeweils mit beiden Zellen­ gruppen Gi verbunden sind. Die Datenleitungen DL sind zu ei­ nem bidirektionalen Datenbus zusammengefaßt. In der Praxis enthält ein derartiger Speicher eine wesentlich größere An­ zahl von Datenanschlüssen. Für eine vereinfachte Darstellung wurden hier jedoch nur zwei Datenanschlüsse DP1, DP2 einge­ zeichnet.

Jeder Datenanschluß Dpi ist über eine Eingangsschaltung IN mit der entsprechenden Datenleitung DL verbunden. Die Ein­ gangsschaltungen IN werden über einen Steuereingang nur dann aktiviert, wenn ein Schreibzugriff auf den Speicher IC er­ folgt. Hierzu sind Steuereingänge der Eingangsschaltungen IN mit einem Schreibsteuersignal W verbunden. Unmittelbar be­ nachbart zu den Zellengruppen Gi ist jeweils eine Synchroni­ siereinheit SY angeordnet, über die jeweils beide Datenlei­ tungen DL mit der entsprechenden Zellengruppe verbunden sind.

Der Speicher IC weist weiterhin einen zentral in seiner Mitte angeordneten Taktgenerator GEN auf, der einen Takteingang aufweist, der mit dem Taktanschluß CP verbunden ist, und ei­ nen Taktausgang, der über jeweils eine Schalteinheit S mit einem Takteingang jeder Synchronisiereinheit SY verbunden ist. Über den Taktanschluß CP wird dem Taktgenerator GEN ein externer Takt CLKE zugeführt, zu dem bei einem Schreibzugriff über die Datenanschlüsse DPi zugeführte Datensignale synchron sind. Der Taktgenerator GEN erzeugt aus dem externen Takt CLKE einen internen Takt CLKI. Bei einem Schreibzugriff sind die Eingangsschaltungen IN aktiv und übertragen mit dem ex­ ternen Takt CLKE synchrone Datensignale von den Datenan­ schlüssen DPi zu beiden Synchronisiereinheiten SY. Die Syn­ chronisiereinheiten SY, denen der interne Takt CLKI zugeführt wird, synchronisieren die ihnen von den Eingangsschaltungen IN zugeführten Datensignale auf den internen Takt CLKI und führen sie anschließend den Speicherzellen MC der jeweiligen Zellengruppe Gi zu.

Der Taktgenerator GEN ist nicht direkt mit den Takteingängen der Synchronisiereinheiten SY verbunden, sondern über Schalt­ einheiten S. Die Schalteinheiten S weisen einen ersten Steu­ ereingang auf, der mit dem Schreibsteuersignal W verbunden ist, und einen zweiten Steuereingang, der mit je einem Akti­ vierungssignal AKT1, AKT2 verbunden ist. Die Schalteinheiten S leiten den internen Takt CLKI an ihrem Eingang nur dann an die zugehörige Synchronisiereinheit SY weiter, wenn auf den Speicher IC ein Schreibzugriff auf die entsprechende Zellen­ gruppe G1, G2 erfolgt. Das bedeutet, daß jede Schalteinheit S nur aktiviert wird, wenn das zugehörige Aktivierungssignal AKTi einen Schreibzugriff auf die jeweilige Zellengruppe an­ zeigt. Sofern nicht das Schreibsteuersignal W und das Akti­ vierungssignal AKTi der jeweiligen Schalteinheit S gleichzei­ tig einen hohen Pegel aufweisen, leitet die Schalteinheit S den internen Takt CLKI nicht an die Synchronisiereinheit SY weiter, sondern erzeugt an ihrem Ausgang lediglich einen fe­ sten Pegel, zum Beispiel Massepegel. Bei diesem festen Pegel leitet die entsprechende Synchronisiereinheit SY an ihrem Eingang anliegende Datensignale nicht an die Zellengruppe Gi weiter. Eine Umsynchronisierung der Datensignale auf den in­ ternen Takt CLKI durch die Synchronisiereinheit SY erfolgt nur, wenn dieser von der zugehörigen Schalteinheit S der in­ terne Takt CLKI zugeführt wird. Bei dem dem Takteingang der Synchronisiereinheiten SY zugeführten Taktsignal handelt es sich also um einen speziellen, informationsbehafteten inter­ nen Takt, der zusätzliche Informationen enthält, die aus dem Schreibsteuersignal W und den Aktivierungssignalen AKTi abge­ leitet sind. Es müssen daher im Datenpfad zwischen den Syn­ chronisiereinheiten SY und den Zellengruppen Gi keine weite­ ren Logikelemente vorgesehen sein, die eine Datenübertragung zu den Speicherzellen MC nur bei einem Schreibzugriff und nur bei Zugriff auf die Speicherzellen der betreffenden Zellen­ gruppe Gi ermöglichen. Diese Funktionalität ist bereits durch die Synchronisiereinheit SY und die Schalteinheiten S gewähr­ leistet.

Die Zellengruppen Gi sind durch je eine Schalteinheit SE mit den Datenleitungen DL verbunden. Die Schalteinheiten SE wei­ sen einen Steuereingang auf, der mit dem invertierten Schreibsteuersignal /W verbunden ist. Außerdem ist jede Da­ tenleitung DL über je eine Ausgangsschaltung OUT mit einem der Datenanschlüsse DPi verbunden. Die Ausgangsschaltungen OUT weisen ebenfalls einen Steuereingang auf, der mit dem in­ vertierten Schreibsteuersignal /W verbunden ist, und einen Takteingang, der mit dem Taktanschluß CP verbunden ist, so daß der externe Takt CLKE auch den Ausgangsschaltungen OUT zugeführt wird. Die Schalteinheiten SE und die Ausgangsschal­ tungen OUT sind nur bei Lesezugriffen auf den Speicher IC ak­ tiv, das heißt wenn das invertierte Schreibsteuersignal /W einen hohen Pegel aufweist. Die Schalteinheiten SE weisen je­ weils einen Takteingang auf, der mit dem Taktausgang des Taktgenerators GEN verbunden ist. Die Schalteinheiten SE ge­ ben aus den Speicherzellen MC ausgelesene Daten synchron mit dem internen Takt CLKI auf die Datenleitungen DL aus, die diese zu den Ausgangsschaltungen OUT übertragen. die Aus­ gangsschaltungen OUT synchronisieren die entsprechenden Da­ tensignale auf den externen Takt CLKE und geben diese an die Datenanschlüsse DPi aus.

Der in der Figur gezeigte Speicher IC unterscheidet sich von herkömmlichen synchronen Speichern darin, daß zwar die Syn­ chronisierung auszulesender Datensignale durch Ausgangsschal­ tungen OUT direkt an den Datenanschlüssen DPi erfolgt, daß aber die Synchronisierung einzuschreibender Datensignale auf den internen Takt CLKI in unmittelbarer Nähe der Speicherzel­ len MC durch die Synchronisiereinheiten SY erfolgt. Es liegt also eine örtliche Trennung der Synchronisierung der zu über­ tragenden Daten für beide Übertragungsrichtungen vor.

Bei anderen Ausführungsbeispielen kann der Takteingang der Ausgangsschaltungen OUT auch nicht direkt mit dem externen Takt CLKE verbunden sein, sondern mit einem aus diesem abgeleiteten Takt, der eine Synchronität der auszulesenden Daten an den Datenanschlüssen DPi mit dem externen Takt CLKE ge­ währleistet.

Claims (4)

1. Synchroner integrierter Speicher

• - mit einer Gruppe (G1) von benachbart zueinander angeordne­ ten Speicherzellen (MC),
• - mit wenigstens zwei Datenanschlüssen (DP1, DP2) zur Zufüh­ rung von mit einem externen Takt (CLK) synchronen Datensi­ gnalen,
• - mit einem Taktgenerator (GEN) zur Erzeugung eines internen Takts (CLKI) an einem Ausgang,
• - mit Datenleitungen (DL), über die die Datenanschlüsse (DP1, DP2) mit der Zellengruppe (G1) verbunden sind,
• - mit einer Synchronisiereinheit (SY),
• - die benachbart zur Zellengruppe (G1) angeordnet ist,
• - über die die Datenleitungen (DL) mit der Zellengruppe (G1) verbunden sind,
• - die einen Takteingang aufweist, der mit dem Ausgang des Taktgenerators (GEN) verbunden ist,
• - und die bei einem Schreibzugriff auf den Speicher (IC) die über die Datenanschlüsse (DP1, DP2) und die Daten­ leitungen (DL) zugeführten Datensignale auf den internen Takt (CLKI) synchronisiert und der Zellengruppe (G1) zu­ führt.

2. Synchroner integrierter Speicher nach Anspruch 1,

• - mit einer weiteren Gruppe (G2) von zueinander benachbarten Speicherzellen (MC),
• - und mit einer entsprechenden Synchronisiereinheit (SY) für die weitere Zellengruppe (G2), über die die Datenleitungen (DL) mit der weiteren Zellengruppe verbunden sind und de­ ren Takteingang mit dem Ausgang des Taktgenerators (GEN) verbunden ist.

3. Synchroner integrierter Speicher nach einem der vorstehen­ den Ansprüche,
mit Schaltungseinheiten (S), über die der Ausgang des Taktge­ nerators (GEN) mit dem Takteingang jeweils einer der Synchro­ nisiereinheiten (SY) verbunden ist und die einen Aktivie­ rungseingang (W) aufweisen, über den sie bei einem Schreibzu­ griff auf den Speicher (IC) aktivierbar und bei einem Lesezu­ griff deaktivierbar sind, wobei sie nur im aktivierten Zu­ stand das ihrem Eingang zugeführte interne Taktsignal (CLKI) an ihren Ausgang weiterleiten.

4. Synchroner integrierter Speicher nach Anspruch 2, mit Schaltungseinheiten (S), über die der Ausgang des Taktge­ nerators (GEN) mit dem Takteingang jeweils einer der Synchro­ nisiereinheiten (SY) verbunden ist und die einen Aktivie­ rungseingang (AKT1; AKT2) aufweisen, über den sie bei einem Zugriff auf die entsprechende Zellengruppe (G1, G2) aktivier­ bar und ansonsten deaktivierbar sind, wobei sie nur im akti­ vierten Zustand das ihrem Eingang zugeführte interne Taktsi­ gnal (CLKI) an ihren Ausgang weiterleiten.