KR0164825B1 - 비트선 센스 증폭기를 비공유하는 반도체 메모리장치 - Google Patents

비트선 센스 증폭기를 비공유하는 반도체 메모리장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리장치의 비공유 센스 증폭기를 가지는 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 개개의 메모리 쎌 어레이 블럭에 서로 마주보는 피형,엔형 센스 증폭기를 각각 독립적으로 배치하여 비트선쌍에 걸리는 로딩을 균등하게 하여 입출력선의 증가, 입출력 회로의 영역확대시에도 비트선 센싱 속도를 균일하게 할 수 있는 코아 회로의 구조와 반도체 메모리장치에서 메모리 쎌 어레이 블럭 사이의 분리 게이트 회로를 제어하는 회로로서 센싱 인에이블 신호와 로우 어드레스 신호를 입력으로 하여 동시에 서로 다른 논리신호의 분리 게이트 제어 신호를 발생시켜 메모리 쎌과 비트선간의 향상된 차아지 셰어링 전압과 향상된 비트선 센싱 속도를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 하나 이상의 메모리 쎌을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌들간에 접속된 다수의 비트선쌍을 구비하는 반도체 메모리장치에 있어서, 서로 이웃하는 상기 메모리 쎌 어레이 블럭들의 사이에 위치하고 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비트선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈회로와, 상기 이퀄라이즈회로들 사이에 위치하고, 상기 비트선쌍에 접속되어 이웃하는 상기 메모리 쎌 어레이 블럭사이에 각각 대응하는 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와, 상기 센스 증폭 회로들 사이에 위치하고 소정의 제어신호를 입력으로 하여 상기 비트선쌍에 접속된 다수의 분리 게이트 회로와, 상기 분리 게이트 회로들 사이에 위치하고 상기 비트선쌍 및 입출력선쌍에 접속되어 컬럼 선택 신호를 받아 구동하는 컬럼 선택 게이트를 포함한다.
4. 발명의 중요한 용도
센스 증폭기를 포함하는 코아 구조를 가지는 반도체 메모리장치에 적합하게 사용된다.

Description

비트선 센스 증폭기를 비공유하는 반도체 메모리장치
제1도는 종래기술에 따른 코아 회로의 구체적 회로도.
제2도는 본 발명에 따른 코아 회로의 구체적 회로도.
제3도는 본 발명에 따른 코아 회로의 동작 타이밍도.
제4도는 본 발명에 따른 분리 게이트 제어 회로의 구체적 회로도.
* 도면의 주요부분에 대한 부호의 설명
70,80 : 워드선 100,200 : 메모리 쎌 어레이 블럭
300,900 : 이퀄라이즈회로 RA,: 로우어드레스
본 발명은 반도체 메모리장치에 관한 것으로, 특히 이웃하는 하나의 메모리 쎌 어레이 블럭에 연결된 비트선 로딩을 제거하여 초기 비트선 센싱 속도를 증가시키고 차아지 셰어링(Charge sharing) 전압을 향상시키는 비트선 센스 증폭기를 비공유하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리장치 예를들면, 랜덤 억세스 메모리(Random Access Memory)의 코아 회로에서 메모리 쎌 어레이 블럭들은 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와 입출력 회로를 공유하게 된다. 또한 듀얼 포트 메모리(Dual Port Memory)의 코아 회로에서 메모리 쎌 어레이 블럭들은 상기 센스 증폭 회로와 랜덤 억세스 메모리 입출력 회로 뿐만 아니라 시리얼 억세스 메모리(Serial Access Memory)와 시리얼 억세스 메모리 입출력 회로도 공유하게 된다.
제1도는 종래기술에 따른 반도체 메모리장치의 코아 회로이다. 제1도의 구성을 살펴보면 다음과 같다. 워드선 70과 비트선쌍 BL/BLB와, 상기 워드선 70에 게이트가 접속되고 비트선 BL에 드레인이 접속되며 소오스가 캐패시터 2에 접속된 엔모오스 트랜지스터 1과 내부 전원 공급 전압 40에 일측이 접속되고 상기 엔모오스 트랜지스터 1에 타측이 접속된 상기 캐패시터 2로 구성된 메모리 쎌과, 워드선 80에 게이트가 접속되고 상기 비트선 BL에 드레인이 접속되며 소오스가 캐패시터 4에 접속된 엔모오스 트랜지스터 3과 내부전원공급전압 40에 일측이 접속되고 상기 엔모오스 트랜지스터 3에 타측이 접속된 상기 캐패시터 4로 구성된 메모리 쎌과, 다수개의 상기 메모리 쎌들로 구성된 메모리 쎌 어레이 블럭들 100,200과, 상기 메모리 쎌 어레이 블럭 100의 우측에 위치하고 상기 비트선쌍 BL/BLB사이에 접속되어 엔모오스 트랜지스터 5,7,9로 구성된 이퀄라이즈(equalize)회로 300과, 상기 이퀄라이즈회로 300의 우측에 위치하여 엔모오스 트랜지스터 11과 엔모오스 트랜지스터 13이 서로 게이트로 접속되고 상기 엔모오스 트랜지스터 11,13 각각의 드레인과 소오스가 각각 상기 비트선 BL과 BLB에 접속된 분리 게이트 회로 400과, 상기 분리 게이트 회로 400의 우측에 위치하여 상기 비트선쌍 BL/BLB 각각에 일단이 접속되며, 타단은 상호 접속된 피모오스 트랜지스터 15,17과 상기 피모오스 트랜지스터 15,17의 상호 접속된 노드에 일단이 접속되고 타단이 전원전압단자(VCC)에 접속된 피모오스 트랜지스터 19로 구성되어 래치구조를 갖는 피형 센스 증폭기 500과, 상기 피형 센스 증폭기 500의 우측에 위치하여 상기 비트선쌍 BL/BLB과 각각 접속된 엔모오스 트랜지스터 21,23로 구성된 컬럼 선택 게이트와 상기 엔모오스 트랜지스터 21,23과 각각 접속된 입출력선쌍 IO/으로 구성된 입출력 회로 600와, 상기 입출력 회로 600의 우측에 위치하여 상기 피형 센스 증폭기와 동일한 래치구조로 되어 엔모오스 트랜지스터 25,27,29로 구성된 엔형 센스 증폭기 700과, 상기 엔형 센스 증폭기 700의 우측에 위치하여 상기 분리 게이트 회로 400과 동일하게 엔모오스 트랜지스터 31,33의 접속으로 구성된 분리 게이트 회로 800과, 상기 분리 게이트 회로 800의 우측에 위치하여 엔모오스 트랜지스터 35,37,39로써 상기 이퀄라이즈회로 300과 동일하게 구성된 이퀄라이즈회로 900으로 구성된다. 상기의 구성은 입출력 회로 600을 기준으로 대칭되어 있는 구성임을 알 수 있다. 제1도의 동작원리를 설명하면 다음과 같다. 메모리 쎌 어레이 블럭 100,200의 비트선쌍 BL/BLB을 프리차아지(Precharge)시키기 위해서는 분리 게이트 구동신호 PIISOL,PIISOR 각각이 논리로우를 유지토록 하여, 분리 게이트 회로 400,800 각각을 턴온시킨 상태에서, 1/2·VCC의 전압을 가지는 비트선 프리차아지전압 VBL과 이퀄라이즈 제어 신호 PIEQ에 의해 이퀄라이즈회로 300,900를 동작시켜서 상기 비트선쌍 BL/BLB를 1/2·VCC의 전압으로 프리차아지시킨다. 워드선 70,80이 선택됨과 동시에 엔모오스 트랜지스터 1,4가 턴온되어 메모리 쎌의 캐패시터 2,4에 저장된 전하가 비트선 BL의 기생 캐패시터와 차아지 셰어링되어 상기 비트선 BL의 전압은 1/2·VCC+α가 변화된다. 예컨대, 외부 어드레스 신호에 의해 상기 메모리 쎌 어레이 블럭 100이 선택되면, 상기 분리 게이트 회로 800이 턴오프되고, 상기 분리 게이트 회로 400이 턴온되어 피형 센스 증폭기 500과 엔형 센스 증폭기 700 및 입출력 회로 600에 상기 메모리 쎌 어레이 블럭 100의 비트선쌍 BL/BLB가 연결된다. 상기 엔형 센스 증폭기 700은 엔형 센스 증폭기 제어 신호 LANG에 의해 구동되어 엔형 모오스 트랜지스터 25,27,29를 통해 상기 비트선 BL,BLB중의 보다 낮은 전압을 갖는 비트선의 전압을 접지전압 VSS로 향하게 한다. 따라서 상기 비트선 BL,BLB 중의 하나의 비트선의 전압은 이전보다 더욱 낮아지게 된다. 또한, 상기 피형 센스 증폭기 500은 피형 센스 증폭기 제어 신호 LAPG에 의해 구동되어 피형 모오스 트랜지스터 15,17,19를 통해 상기 비트선 BL,BLB 중의 보다 높은 전압을 갖는 비트선의 전압을 전원 전압 VCC로 향하게 한다. 따라서 선택된 상기 비트선의 전압은 이전보다 더욱 높아지게 된다. 전술한 바와 같은 증폭된 전압은 상기 입출력 회로 600에 인가되어, 컬럼 선택 신호 CSL을 입력으로 받는 상기 컬럼 선택 게이트 엔모오스 트랜지스터 21,23가 각각 턴온됨으로써 상기 입출력선쌍 IO/에 인가된다. 상기 입출력선쌍 IO/의 전압 즉, 데이타들은 외부 출력 회로들로 보내진다. 한편, 상기 메모리 쎌 어레이 블럭 200이 선택되면 상기 분리게이트 회로 400이 턴오프되고, 상기 분리 게이트 회로 800이 턴온되어 피형 센스 증폭기 500과 엔형 센스 증폭기 700 및 입출력 회로 600에 상기 메모리 쎌 어레이 블럭 200의 비트선쌍 BL/BLB가 연결된다. 이후의 동작원리는 전술한 동작들과 동일하다. 따라서, 상기 피형 센스 증폭기 500과 엔형 센스 증폭기 700은 서로 인접하는 상기 메모리 쎌 어레이 블럭 100,200에 공유됨을 알 수 있다. 여기서 공유된 상기 피형 센스 증폭기 500, 엔형 센스 증폭기 700은 인접하는 좌우 상기 메모리 쎌 어레이 블럭 100,200 중 선택된 하나의 상기 메모리 쎌 어레이 블럭에 대한 상기 비트선쌍의 데이타를 감지하여 증폭하게 된다. 따라서, 좌우 메모리 쎌 어레이 블럭 100,200에 대해 동일한 센싱 효과를 제공해야 하기 때문에 좌우 어느쪽 상기 메모리 쎌 어레이 블럭이 선택되든 상기 피형 센스 증폭기 500, 엔형 센스 증폭기 700에서의 선택된 상기 메모리 쎌 어레이 블럭의 상기 비트선쌍 BL/BLB의 로딩(Loading)은 균등해야 한다. 다시 말하면, 상기 피형 센스 증폭기 500, 엔형 센스 증폭기 700은 인접하는 상기 메모리 쎌 어레이 블럭 100,200과 대칭적인 구조를 가져야 한다. 그러나, 랜덤 억세스 메모리 입출력 회로에서 입출력선쌍 IO/가 증가하거나, 상기 랜덤 억세스 메모리 입출력 회로와 시리얼 억세스 메모리와 시리얼 억세스 메모리의 입출력 회로가 공유된 상황에서 상기 시리얼 억세스 메모리 입출력 회로 영역의 확장이 필요하다면 상기 피형 센스 증폭기 500, 엔형 센스 증폭기 700의 대칭성을 완전히 만족시키지 못하여 상기 비트선쌍 BL/BLB의 센싱 속도등 디바이스 특성의 불균형의 문제점과 상기 피형 센스 증폭기 500과 엔형 센스 증폭기 700이 상기 입출력 회로 600의 양쪽에 위치함에 따라 상기 비트선쌍 BL/BLB에 걸리는 로딩이 도선의 길이 차이가 나므로 균등한 센싱을 하지 못하는 문제점을 초래한다. 또한 외부 시스템에서 발생되는 센싱 인에이블 신호 PIS와 로우 어드레스 신호 RA,RAB에 의해 상기 분리 게이트 회로 400,800을 제어하는 분리 게이트 제어 신호 PIISOL,PIISOR를 출력하는 분리 게이트 제어 회로는 메모리 쎌 어레이 블럭에 공유된 상기 피형, 엔형 센스 증폭기 500,700 및 상기 입출력 회로 600의 비트선쌍 BL/BLB을 메모리 쎌 어레이 블럭 100,200에 연결시켜 주는데 상기 비트선쌍 BL/BLB의 길이의 증가로 인해 메모리 쎌과 비트선간의 차아지 셰어링(Charge sharing) 전압공급이 작아져 비트선의 센싱 속도의 저하의 문제점이 있다.
따라서, 본 발명의 목적은 개개의 메모리 쎌 어레이 블럭에 서로 마주보는 피형,엔형 센스 증폭기를 각각 독립적으로 배치하여 비트선쌍에 걸리는 로딩을 균등하게 하여 입출력선의 증가, 입출력 회로의 영역확대시에도 비트선 센싱 속도를 균일하게 할 수 있는 코아 회로의 구조를 제공함에 있다.
본 발명의 다른 목적은 메모리 쎌 어레이 블럭 사이의 분리 게이트 회로를 제어하는 회로를 개선한 구조로 센싱 인에이블 신호와 로우 어드레스 신호를 입력으로 하여 동시에 서로 다른 논리신호의 분리 게이트 제어 신호를 발생시킴으로써 메모리 쎌과 비트선간의 향상된 차아지 셰어링 전압과 향상된 비트선 센싱 속도를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명은, 하나 이상의 메모리 쎌을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌들간에 접속된 다수의 비트선쌍을 구비하는 반도체 메모리장치에 있어서, 서로 이웃하는 상기 메모리 쎌 어레이 블럭들의 사이에 위치하고 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비트선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈회로와, 상기 이퀄라이즈회로들 사이에 위치하고, 상기 비트선쌍에 접속되어 이웃하는 상기 메모리 쎌 어레이 블럭사이에 각각 대응하는 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와, 상기 센스 증폭 회로들 사이에 위치하고 소정의 제어신호를 입력으로 하여 상기 비트선쌍에 접속된 다수의 분리 게이트 회로와, 상기 분리 게이트 회로들 사이에 위치하고 상기 비트선쌍 및 입출력선쌍에 접속되어 컬럼 선택 신호를 받아 구동하는 컬럼 선택 게이트를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 코아 회로의 구체적 회로도이다. 제3도는 본 발명에 따른 코아 회로의 동작 타이밍도이다. 제3도를 참조하여 제2도를 설명한다.
제2도의 구성을 살펴보면, 워드선 70,80과 비트선쌍 BL/BLB와, 상기 워드선 70,80에 게이트가 접속되고 비트선 BL에 드레인이 접속되며 소오스가 캐패시터 2,4에 접속된 엔모오스 트랜지스터 1,3과 내부전원공급전압 40에 일측이 접속되고 상기 엔모오스 트랜지스터 1,3에 타측이 접속된 상기 캐패시터 2,4로 구성된 메모리 쎌과, 다수개의 상기 메모리 쎌들로 구성된 메모리 쎌 어레이 블럭들 100,200과, 상기 메모리 쎌 어레이 블럭 100의 우측에 위치하고 상기 비트선쌍 BL/BLB 사이에 접속되어 엔모오스 트랜지스터 5,7,9로 구성된 이퀄라이즈회로 300과, 상기 이퀄라이즈회로 300의 우측에 위치하여 상기 비트선쌍 BL/BLB 각각에 일단이 접속되며, 타단은 상호 접속된 피모오스 트랜지스터 15,17과 상기 피모오스 트랜지스터 15,17의 상호 접속된 노드에 일단이 접속되고 타단이 전원전압단자에 접속된 피모오스 트랜지스터 19로 구성되어 래치구조를 갖는 피형 센스 증폭기와 상기 피형 센스 증폭기와 동일한 래치구조로 형성된 엔모오스 트랜지스터 25,27,29로 구성된 엔형 센스 증폭기로 구성된 센스 증폭기 500과, 상기 센스 증폭기 500의 우측에 위치하여 엔모오스 트랜지스터 11과 엔모오스 트랜지스터 13이 상호 게이트로 접속되고 상기 엔모오스 트랜지스터 11,13 각각의 드레인과 소오스가 각각 상기 비트선 BL과 BLB에 접속된 분리 게이트 회로 400과, 상기 분리 게이트 회로 400의 우측에 위치하여 상기 비트선쌍 BL/BLB과 각각 접속된 엔모오스 트랜지스터 21,23로 구성된 컬럼 선택 게이트와 상기 엔모오스 트랜지스터 21,23과 각각 접속된 입출력선쌍 IO/으로 구성된 입출력 회로 600과, 상기 입출력 회로 600을 기준으로 상기 메모리 쎌 어레이 블럭 200측의 회로 구성, 즉 분리 게이트 회로 800, 센스 증폭기 700, 이퀄라이즈회로 900의 구성은 상기 메모리 쎌 어레이 블럭 100측의 회로구성과 동일하고 배치는 완전히 대칭적이다. 제2도의 동작을 제3도를 참조하여 설명한다. 상기 메모리 쎌 어레이 블럭 100,200의 메모리 쎌들의 동작과 센스 증폭기 500,700의 동작, 분리 게이트 회로 400,800 및 입출력 회로 600의 동작은 상기 제1도에서 상술한 바와 동일한 동작이다. 여기서, 상기 메모리 쎌 어레이 블럭 100이 선택되고 상기 메모리 쎌 어레이 블럭 200이 선택되지 않았다고 가정하면, 선택되지 않은 상기 메모리 쎌 어레이 블럭 200측의 상기 분리 게이트 회로 800의 트랜지스터 31,33을 턴온시켜 비트선쌍 BL/BLB를 프리차아지 및 등화시키고, 선택된 상기 메모리 쎌 어레이 블럭 100에서는 상기 메모리 쎌 어레이 블럭 100측의 상기 분리 게이트 회로 400의 트랜지스터 11,13을 턴온시켜, 상기 비트선쌍 BL/BLB를 프리차아지 및 등화시킨다. 이것은 제3도에서는 구간 1을 나타낸다. 상기 메모리 쎌 어레이 블럭 100의 메모리 쎌 데이타와 비트선간의 차아지 셰어링시에는, 상기 메모리 쎌 어레이 블럭 200의 상기 분리 게이트 회로 800의 트랜지스터 31,33을 턴오프시킨후 상기 메모리 쎌 어레이 블럭 100의 상기 분리 게이트 회로 400의 트랜지스터 11,13을 턴오프시킨다. 즉, 상기 분리 게이트 회로 400으로부터 상기 분리 게이트 회로 800까지의 비트선쌍 BL/BLB의 로딩을 제거시킨다. 그런 후 워드라인을 인에이블시켜 차아지 셰어링 전압을 제3도에서의 구간 2와 같이 향상시킨다. 또한 비트선 초기 센싱시에도, 상기 분리 게이트 회로 400의 트랜지스터 11,13을 턴오프시켜 상기 분리 게이트 회로 400으로부터 상기 분리 게이트 회로 800까지의 비트선쌍 BL/BLB의 로딩을 제거시켜 초기 비트선 센싱을 빠르게 한다. 이것은 제3도에서의 구간 3으로 나타난다. 그리고 비트선 초기 센싱이 원하는 만큼 이루어졌을때, 상기 분리 게이트 회로 400의 트랜지스터 11,13을 턴온시켜 향상된 비트선 전압을 두개의 상기 분리 게이트 회로 400,800 사이의 상기 입출력 600의 비트선쌍 IO.BL/IO.BLB로 전송한다. 이것은 제3도에서의 구간 4로 나타난다. 따라서, 비트선 센싱시 센스 증폭기가 바라보는 비트선쌍 BL/BLB의 로딩은 상기 메모리 쎌 어레이 블럭 100이 선택되든 상기 메모리 쎌 어레이 블럭 200이 선택되든 항상 동일하게 된다. 따라서 메모리 쎌 어레이 블럭들마다 비트선쌍 BL/BLB에 센스 증폭기들을 독립적으로 가짐으로써, 상기 비트선쌍 BL/BLB의 길이가 단축되어, 비트선쌍 BL/BLB의 로딩이 감소되는 효과가 있다.
제4도는 본 발명에 따른 분리 게이트 제어 회로의 구체적 회로도이다. 제4도의 구성을 살펴보면 다음과 같다. 외부 제어 신호 발생기로부터 발생하는 센싱 인에이블 제어 신호 PIS는 제2노아게이트 5에 하나의 신호로 입력되고, 로우 어드레스 신호쌍 RA,RAB는 제1노아게이트 3에 입력된다. 상기 제1노아게이트 3과 상기 제2노아게이트 5가 직렬로 접속되고 상기 제2노아게이트 5는 제1인버터 7에 접속되며 상기 제1인버터 7은 제1낸드게이트 15의 하나의 입력단에 접속되고 상기 로우 어드레스 신호들 중 하나인 RAB가 제1노아게이트 3과 병렬 접속된 인버터 체인 9의 입력단으로 입력되고 상기 인버터 체인 9에서 출력된 신호는 상기 제1낸드게이트 15의 다른 하나의 입력단으로 입력된다. 상기 제1낸드게이트 15의 출력 신호는 제2인버터 17의 입력단에 입력된다. 상기 제2인버터 17의 출력 신호인 분리 게이트 구동 신호 PIISOL는 좌측 분리 게이트 회로에 입력된다. 한편, 동일한 또하나의 회로에서는 상기 센싱 인에이블 제어 신호 PIS와 로우 어드레스 신호쌍 RA,RAB가 상기 분리 게이트 제어 회로에 입력되고 상기 인버터 체인 9와 동일한 구성을 가지는 인버터 체인 29의 입력단으로 입력되는 신호가 RA가 된다. 이외의 구성은 노아게이트 23,25와 낸드게이트 35 및 인버터 27,37로 이루어지며 전술한 회로의 구성과 동일하다. 상기 인버터 37에서의 출력 신호인 분리 게이트 구동 신호 PIISOR 또한 우측 분리 게이트 회로에 입력된다. 여기서, 상기 센싱 인에이블 제어 신호 PIS, 로우 어드레스 신호쌍 RA,RAB에 따라 상기 PIISOL 및 PIISOR은 제3도에 도시된 바와 같이, 상호 상이한 파형이 얻어진다. 이에 따라, 두개의 상기 분리 게이트 제어 신호로써 두개의 분리 게이트 회로를 제어할 수 있다. 상술한 바와 같은 개선된 구성을 가짐으로써, 메모리 쎌과 비트선간의 차아지 셰어링 전압보다 향상시키며, 좀더 확실하게 센싱할 수 있고 그 만큼 비트선 센싱 속도의 향상을 가지는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를 들어 기술하였지만, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함은 본 분야의 숙련된 자에게 있어 명백한 것이다.

Claims (5)

  1. 하나 이상의 메모리 쎌을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌들간에 접속된 다수의 비트선쌍을 구비하는 반도체 메모리장치에 있어서, 서로 이웃하는 상기 메모리 쎌 어레이 블럭들의 사이에 위치하고 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비트선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈회로와, 상기 이퀄라이즈회로들 사이에 위치하고, 상기 비트선쌍에 접속되어 이웃하는 상기 메모리 쎌 어레이 블럭사이에 각각 대응하는 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와, 상기 센스 증폭 회로들 사이에 위치하고 소정의 제어신호를 입력으로 하여 상기 비트선쌍에 접속된 다수의 분리 게이트 회로와, 상기 분리 게이트 회로들 사이에 위치하고 상기 비트선쌍 및 입출력선쌍에 접속되어 컬럼 선택 신호를 받아 구동하는 컬럼 선택 게이트로 구성됨을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 분리 게이트 회로는 게이트가 상호 접속된 두개의 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리장치.
  3. 하나이상의 메모리 쎌을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌들간에 접속된 다수의 비트선쌍을 구비하는 반도체 메모리장치에 있어서, 상호 인접하는 상기 메모리 쎌 어레이 블럭들의 사이에 위치하고 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비트선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈회로와, 상기 이퀄라이즈회로들 사이에 위치하고 상기 비트선쌍에 접속되어 인접하는 상기 메모리 쎌 어레이 블럭 사이에 각각 대응하는 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와, 상기 센스 증폭 회로들 사이에 위치하고 소정의 제어신호를 입력으로 하여 상기 비트선쌍에 접속된 다수의 분리 게이트 회로와, 센싱 인에이블 신호와 어드레스 신호를 입력으로 하여 상기 분리 게이트 회로의 제어신호를 발생시키는 분리 게이트 제어 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 분리 게이트 회로의 제어신호는 상기 어드레스 신호에 대응하는 메모리 쎌 어레이 블럭의 워드라인이 인에이블 되기 전에 대응하는 상기 분리 게이트 회로를 턴오프시키고, 상기 센싱 신호가 인에이블이 되면 상기 분리 게이트 회로를 턴온시킴을 특징으로 하는 반도체 메모리 장치.
  5. 제3항 내지 제4항에 있어서, 상기 분리 게이트 제어 회로가, 상기 어드레스 신호를 입력으로 하는 제1논리 수단과, 상기 센싱 인에이블 신호를 입력으로 하는 제2논리 수단과, 상기 어드레스 신호를 시간 지연시키는 제3논리 수단과, 상기 제1 및 제2논리 수단의 출력과 상기 제3논리 수단의 출력을 입력으로 하는 제4논리 수단으로 구성됨을 특징으로 하는 반도체 메모리 장치.
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