KR100190839B1 - 반도체메모리장치 - Google Patents

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KR100190839B1
KR100190839B1 KR1019960015808A KR19960015808A KR100190839B1 KR 100190839 B1 KR100190839 B1 KR 100190839B1 KR 1019960015808 A KR1019960015808 A KR 1019960015808A KR 19960015808 A KR19960015808 A KR 19960015808A KR 100190839 B1 KR100190839 B1 KR 100190839B1
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

선택된 컬럼에 속하는 메모리셀에는 전원전위(VDD)와 접지전위GND를 공급한다.
선택되지 않은 컬럼에 속하는 메모리셀에는 전원전위(VDD)와 중간전위(Vp)를 공급한다.
선택된 워드선에 속하여, 선택되지 않은 컬럼에 속하는 메모리셀의 액세스트랜지스터가 도통하더라도, 드라이브트랜지스터에 흐르는 전류는 억제된다.

Description

반도체메모리장치
제1도는 본 발명의 실시예1의 구성을 나타내는 회로도.
제2도는 본 발명의 실시예1의 구성을 나타내는 타이밍챠트.
제3도는 본 발명의 실시예1의 다른 구성을 나타내는 회로도.
제4도는 본 발명의 실시예2의 구성을 나타내는 회로도.
제5도는 본 발명의 실시예2의 다른 구성을 나타내는 회로도.
제6도는 본 발명의 실시예3의 구성을 나타내는 회로도.
제7도는 종래 기술의 구성을 나타내는 회로도.
제8도는 종래 기술의 동작을 나타내는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
MCij, MQij (i=0, 1 ;j=0, 1) : 메모리셀
Aij, Bij : 노드 PMij0, PMij1 : 부하트랜지스터
NAij0, NAij1 : 액세스트랜지스터 NDij0, NDij1 : 드라이브트랜지스터
Rij0, Rij1 : 부하저장 PGij0, PGij1 : 게이트트랜지스터
Sj, Tj, Uj : 절전회로
본 발명은 클럭동기식의 반도체스태틱 RAM의 소비전력을 저감하는 기술에 관한 것이다.
제7도는 클럭동기형의 반도체스태틱메모리(이하 SRAM이라고 약기하는)의 종래의 구성의 일부를 나타내는 회로도이다.
간단을 위해, 제7도는 2개의 워드선(WORD0, WORD1)과 2개의 비트선쌍(BIT00, BIT01), (BIT10, BIT11)만을 나타낸다.
또한, 실제로는 각각의 워드선 및 비트선쌍에 대하여 다수의 메모리셀이 설치되더라도, 제7도는 간단을 위해, 워드선 및 비트선쌍에 대하여 2개의 메모리셀, 즉, MC00, MC01, MC10, MC11만을 나타낸다.
각 메모리셀(MCij) (i=0, 1 ; j=0, 1)은 각각 부하트랜지스터로서 기능하는 PMOS 트랜지스터(PMij0, PMij1)와, 액세스트랜지스터로서 기능하는 NMOS 트랜지스터(NAij0, NAij1)와, 드라이버트랜지스터로서 기능하는 NMOS 트랜지스터(NDij0, NDij1), 즉 6개의 트랜지스터로 구성되어 있다.
제7도에 있어서는 간단을 위해, 메모리셀(MC00)에 있어서의 트랜지스터만 참조부호를 붙인다.
PMOS 트랜지스터(PMij0, PMij1)의 소스에는 전원전위(VDD)가 주어지고, NMOS 트랜지스터(NDij0, NDij1)의 소스에는 접지전위(GND)가 주어진다.
노드(Aij)에는 부하트랜지스터(PMij0)의 게이트, 드라이브트랜지스터(NDij0)의 게이트, 부하트랜지스터(PMij1)의 드레인 및 드라이브트랜지스터(NDij1)의 드레인이 공통으로 접속된다.
또한, 노드(Bij)에는 부하트랜지스터(PMij1)의 게이트, 드라이브트랜지스터(NDij1)의 게이트, 부하트랜지스터(PMij0)의 드레인 및 부하트랜지스터(NDij1)의 드레인이 공통으로 접속된다.
노드(Aij, Bij)에 서로 배타적인 논리가 주어지면, 메모리셀(MCij)에는 데이터가 기억된다.
노드(Aij)는 액세스트랜지스터(NAij0)를 통하여 비트선(BITj0)에, 노드(Bij)는 액세스트랜지스터(NAij1)를 통하여 비트선(BITj1)에 각각 접속된다.
제8도는 제7도에 나타낸 메모리셀(MC00)의 판독동작을 나타내는 타이밍챠트이다.
여기서 규정된것 같이, H레벨은 전원전위(VDD)를, L레벨은 접지전위(GND)를 나타낸다.
판독동작은 클럭신호(CLK)의 상승구간(leading edge)에서 시작한다.
클럭신호(CLK)의 상승구간에서는 열어드레스신호의 디코드에 요하는 시간(tw)만 지연되어 원컬럼선택신호(original column select signal)(Y0)가 일어난다.
컬럼선택신호(Y0)와 클럭신호(CLK)의 반전논리적을 NAND게이트(G0)에서 만들어내기 때문에, 컬럼선택신호(YB0)는 내려간다.
이것은 게이트트랜지스터인 PMOS트랜지스터(PQ00, PG01)가 도통하여, 1개의 비트선쌍(BIT00, BIT01)이 센스앰프(SA)에 접속되도록(비트선선택상태) 허용한다.
또한, 클럭신호(CKL)의 상승구간에서는 열어드레스신호의 디코드에 요하는 시간(tw)만 지연하기 때문에, 워드선(WORD0)의 전위가 일어난다. (워드선(WORD0)이 선택되는).
프리챠지신호(PRC)는 워드선이 선택되기 전까지 로우레벨이다.
프리챠지신호(PRC)가 주어지는 PMOS 트랜지스터(PRij)가 도통할 때, 각 비트선은 전원전위(VDD)까지 프리챠지된다.
메모리셀(MC00)에 있어서, 노드(A00) H레벨은, 노드(B00)가 L레벨을 각각 유지한다고 가정하면, 드라이브트랜지스터(ND000, ND001)는 각각 도통, 비도통의 상태에 있다.
워드선(WORD0)이 선택되면(워드선(WORD0)의 전위가 일어난 경우), 프리챠지신호(PRC)가 일어나서, 프리챠지는 정지된다.
한편, 비트선(BIT01)의 전하는 액세스트랜지스터(NA001)로 부터 드라이브트랜지스터(ND000)를 통하여 방전된다.
이것 때문에, 비트선(BIT01)의 전위는 H레벨에서 L레벨로 내려가기 시작한다.
한편, 드라이브트랜지스터(ND001)가 비도통이기 때문에, 액세스트랜지스터(NA000)에는 전류가 흐르지 않고, 비트선(BIT00)의 전위는 H레벨로 유지된다.
그리고, 컬럼선택신호(YB0)가 로우레벨로 전환하기 때문에, 게이트트랜지스터(PG00, PG01)는 도통된다.
따라서, 1개의 비트선쌍의 비트선(BIT00, BIT01)상의 전위차가 센스앰프(SA)에서 검출되어, 메모리셀(MC00)에 기억되어 있던 데이터를 얻을 수 있다.
그 후, 클럭신호(CLK)가 내려감에 따라, 워드선 및 비트선을 비도통상태로 전환한다.
또한, 프리챠지신호(PRC)가 내려가면, PMOS트랜지스터(PRij)는 모든 비트선을 H레벨로 초기화하여, 판독동작을 완료한다.
프리챠지는 모든 비트선상에서 실행되기 때문에, 워드선(WORD0)의 전위를 H레벨로 전환하면, 메모리셀(MC0j)의 모두에 있어서, 액세스트랜지스터(NA0j1)에서 드라이브트랜지스터(ND0j0)로, 또는 액세스트랜지스터(NA0j0)에서 드라이브트랜지스터(ND0j1)로 흐른다.
그러나, 센스엠프(SA)에서 데이터를 얻고 싶은 경우에는 복수의 비트선을 선택하는 것보다는 단지 1개의 비트선쌍만을 선택하는 것이 필요하다.
예컨데, 제8도를 참조하여 설명한 경우에 있어서, 메모리셀(MC00)에 기억된 데이타를 센스앰프(SA)에서 얻도록, 컬럼선택신호(YB0)가 내려간다.
이때, 컬럼선택신호(YB1)는 이 단계에서 결코 내려가지 않는다.
요컨대, 비트선(BI10, BIT11)사이의 전위차는 검출되지 않는다.
따라서, 액세스트랜지스터 및 드라이브트랜지스터가 데이타판독에 기여하지 않기 때문에, 이 때에 메모리셀(MCO1)내에 흐르는 전류는 불필요하다.
즉, 소망의 동작에 필요하지 않은 전류가 흐르기 때문에, 소비전류가 커지는 문제점이 있다.
이 불필요한 전류는 하나의 센스앰프(SA)를 공용하는 컬럼수(비트선쌍의 수)가 증가함에 따라 증가한다.
예컨데, 하나의 메모리셀의 판독동작시에는 0.1㎃의 전류가 흐르고, 동일의 센스앰프를 공용하는 컬럼수가 64개인 경우에는 판독동작에 필요한 전류가 0.1㎃임에도 불구하고, 실제로는 6.4㎃의 전류가 흐른다.
본 발명의 제1관점에 따른 반도체장치는 (a)행렬상에 배치되어, 복수의 워드선중 한개를 선택함으로써 상기 복수의 메모리셀이 속하는 행이, 서로 배타적으로 활성화하는 원컬럼선택신호에 따라 복수의 비트선쌍중 한개를 선택함으로써 상기 메모리셀이 속하는 복수의 열이, 각각 결정되어, 그 각각이, 서로 배타적인 논리가 주어지는 (a-1)제1 및 제2의 정보유지노드와, (a-2)전원입력단과, (a-3)상기 비트선쌍중의 하나의 제1의 비트선과 상기 제1의 정보유지노드간의 상태를 상기 메모리셀이 속하는 행에 대응하는 복수의 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제1의 스위치와, (a-4)상기 비트선쌍중 하나의 제2의 비트선과 상기 제2의 정보유지노드간의 상태를 상기 메모리셀이 속하는 행에 대응하는 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제2의 스위치와, (a-5)상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와, (a-6)상기 제1의 정보유지노드에 접속된 일단과, 상기 제1의 전위가 주어지는 타단을 갖는 제2의 부하와, (a-7)상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와, (a-8)상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과, (b)각 열에 대응하여 설치되고, 그 각각이, (b-1)각 열에 대응한 상기 원컬럼선택신호를 입력하는 입력단과, (b-2)상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와 다른 제2의 전위를, 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위와의 사이의 제3의 전위를, 대응하는 열에 속하는 모든 상기메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로와, (c)센스앰프와, (d)각 열에 대응하여 설치되고, 그 각각이 각 열에 대응한 상기 원컬럼선택신호와, 클럭신호를 입력하여, 2개의 신호가 함께 활성화하는 경우만 하나의 상기 비트선쌍을 상기 센스앰프에 접속하는 비트선접속수단을 구비하고, 여기서 상기 제1및 제2의 스위치가 비도통상태인 경우에 상기 비트선쌍은 상기 제1의 전위에 프리챠지된다.
본 발명의 제2관점에 따른 제1관점의 반도체메모리장치에 있어서, 상기 제1의 드라이브트랜지스터와 상기 제2의 드라이브트랜지스터 각각의 백게이트에는 상기 제2의 전위가 주어진다.
본 발명의 제3관점에 따른 제1관점의 반도체메모리장치에 있어서, 상기 절전회로의 각각은 (b-3)상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 활성화될때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와, (b-4)상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 비활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 구비한다.
본 발명의 제4관점에 따른 제3관점의 반도체메모리장치는 (e)상기 절전회로의 상기 제2의 스위치의 상기 타단과 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬에 접속된 복수의 MOS트랜지스터를 더 구비하고, 게이트와 드레인은 상기 복수의 MOS트랜지스터의 각각에 있어서 공통으로 접속된다.
본 발명의 제5관점에 따른 제4관점의 반도체메모리장치는 (f)각 열에 대응하여 설치되고, 그 각각이 상기 절전회로의 상기 출력단과, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비한다.
본 발명의 제6관점에 따른 반도체메모리장치는 (a)행렬상에 배치되어, 복수의 워드선으로부터 한개를 선택한 경우에는 각 메모리셀이 속하는 행중의 하나를, 서로 배타적으로 활성화하는 원컬럼선택신호에 따라 복수의 비트선쌍으로부터 한개를 선택한 경우에는 각 메모리셀이 속하는 열중의 하나를 결정하여, 메모리셀 각각이, (a-1)서로 배타적인 논리가 주어지는 제1 및 제2의 정보유지노드와, (a-2)전원입력단과, (a-3)상기 비트선쌍중 제1의 비트선과 상기 제1의 정보유지노드와의 사이의 상태를 상기 메모리셀이 속하는 행에 대응하는 복수의 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제1의 스위치와, (a-4)상기 비트선쌍중 제2의 비트선과 상기 제2의 정보유지노드와의 사이의 상태를 상기 메모리셀이 속하는 행에 대응하는 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제2의 스위치와, (a-5)상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와, (a-6)상기 제1의 정보유지노드에 접속된 일단과, 상기 제1의 전위가 주어지는 타단을 갖는 제2의 부하와, (a-7)상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와, (a-8)상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과, (b)각 열에 대응하여 설치되고, 그 각각이 (b-1)각 열에 대응한 상기 원컬럼선택신호를 입력하는 제1의 입력단과, (b-2)제어신호를 입력단과, (b-3)상기 제어신호가 비활성화하고 있고, 또한 상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와 다른 제2의 전위를, 상기 제어신호가 비활성화하고 있고, 또한 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위와의 사이의 제3의 전위를, 상기 제어신호가 활성화하고 있는 경우에는 상기 원컬럼선택신호의 활성/비활성에 관계없이 상기 제2의 전위를 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로를 구비하고, 여기서 상기 제1 및 제2의 스위치가 비도통상태인 경우에 상기 비트선쌍은 상기 제1의 전위에 프리챠지된다.
본 발명의 제7관점에 따른 제6관점의 반도체메모리장치에 있어서, 상기 제1의 드라이브트랜지스터의 백게이트 및 상기 제2의 드라이브트랜지스터의 백게이트에는 상기 제2의 전위가 주어진다.
본 발명의 제8관점에 따른 제6관점의 반도체메모리장치에 있어서, 상기 절전회로의 각각은 (b-4)상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 또는 상기 제어신호중 어느것인가 하나가 활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와, (b-5)상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 및 상기 제어신호중 하나가 비활성될 때 자신의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 갖는다.
본 발명의 제9관점에 따른 제8관점의 반도체메모리장치는 (c)상기 절전회로의 상기 제2의 스위치의 상기 타단과, 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬로 접속된 복수의 MOS 트랜지스터를 더 구비하고, 게이트와 드레인은 상기 복수의 MOS트랜지스터의 각각에 공통으로 접속된다.
본 발명의 제10관점에 따른 제9관점의 반도체메모리장치는 (d)각 열에 대응하여 설치되고, 그 각각이 각 열에 대응한 상기 절전회로의 상기 출력단과 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비한다.
본 발명의 제11관점에 따른 제6관점의 반도체메모리장치는 (c)센스앰프와, (d)각 열에 대응하여 설치되고, 그 각각이 각 열에 대응한 상기 원컬럼선택신호와, 클럭신호를 입력하여, 양자가 함께 활성화하는 경우만 하나의 상기 비트선쌍과 상기 센스앰프를 접속하는 비트선접속수단을 더 구비한다.
따라서, 본 발명의 목적은 선택되지 않은 컬럼에 속하는 메모리셀에 전류를 흐르게 함으로써, SRAM의 동작속도를 저하시키지 않고 소비전류를 삭감하는 것이다.
본 발명의 다른 목적, 특징, 관점 및 이점은 첨부도면에 의거하여 본 발명의 이하 상세한 설명으로 부터 더 분명해질 것이다.
(실시예 1)
제1도는 본 발명의 실시예 1에 따른 SRAM의 구성의 일부를 나타내는 회로도이다.
이하, 참조부호(i, j)는 양정수를 나타낸다.
간단을 위해, 제1도는 참조부호(i, j)가 0,1의 2개의 값중 어느것인가 하나인 경우에 대응하는 부분만 나타낸다.
워드선(WORDi)과 비트선쌍(BITj0, BITj1)과의 교점에는 메모리셀(MCij)이 배치된다.
비트선쌍(BITj0, BITj1)은 각각 PMOS 트랜지스터(PRj0, PRj1)를 통하여 전원전위(VDD)가 주어지는 전위점에 접속된다.
또한, 비트선쌍(BITj0, BITj1)은 각각 게이트트랜지스터인 PMOS 트랜지스터(PGj0, PGj1)를 통하여, 센스엠프(SA)의 한쌍의 입력단에 접속되어 있다.
PMOS 트랜지스터(PRj0, PRj1)의 게이트에는 프리챠지신호(PRC)가 j의 값에 관계없이, 공통으로 주어지고, 게이트트랜지스터(PGj0, PGj1)의 게이트에는 공통으로 컬럼선택신호(YBj)가 주어진다.
컬럼선택신호(YBj)는 원컬럼선택신호(Yj)와 클럭신호(CLK)와의 반전논리적으로서의 NAND 게이트(Gj)에 의해서 생성된다.
메모리셀(MCij)은 제1 및 제2의 부하트랜지스터인 PMOS 트랜지스터(PMij0, PMij1)와, 제1 및 제2의 드라이브트랜지스터인 NMOS 트랜지스터 (NDij0, NDij1)와, 제1 및 제2의 액세스트랜지스터인 NMOS 트랜지스터 (NAij0, NAij1)를 구비하고 있다.
제1의 부하트랜지스터(PMij0)의 소스 및 제2의 부하트랜지스터(PMij1)의 소스에는 공통으로 전원전위(VDD)가 주어진다.
노드(Aij)에는 제1의 부하트랜지스터(PMij0)의 게이트, 제1의 부하트랜지스터(NDij0)의 게이트, 제2의 부하트랜지스터(PMij1)의 드레인 및 제2의 드라이브트랜지스터(NDij1)의 드레인이 공통으로 접속된다.
또한, 노드(Bij)에는 제2의 부하트랜지스터(PMij1)의 게이트, 제2의 드라이브트랜지스터(NDij1)의 게이트, 제1의 부하트랜지스터(PMij0)의 드레인 및 제1의 부하트랜지스터(NDij0)의 드레인이 공통으로 접속된다.
또한, 노드(Aij)는 제1의 액세스트랜지스터(NAij0)를 통하여 비트선(BITj0)에, 노드(Bij)는 제2의 액세스트랜지스터(NAij1)를 통하여 비트선(BITj1)에 각각 접속된다.
제1 및 제2의 액세스트랜지스터(NAij0, NAij1)의 게이트는 각각 워드선(WORDi)에 접속되어 있다.
제1의 드라이브트랜지스터(NDij0)의 드레인 및 제2의 드라이브트랜지스터(NDij1)에는 접속선(CLMj)이 i의 값에 관계없이, 공통으로 접속된다.
단지, 제1 및 제2의 부하트랜지스터(NDij0, NDij1)의 백게이트에는 접지전위(GND)가 주어진다.
절전회로(Sj)는 NMOS 트랜지스터(NVj0, NVj1)를 구비한다.
NMOS 트랜지스터(NVj0, NVj1)의 게이트는 원컬럼선택신호(Yj) 및 동일의 논리반전에 대응하는 전위가 주어진다.
NMOS 트랜지스터(NVj0, NVj1)의 드레인은 공통으로 접속선(CLMj)에 접속된다.
NMOS 트래지스터(NVj0)의 소스에는 접지전위(GND)가 주어지지만, NMOS 트랜지스터(NVj1)의 소스에는 중간전위(Vp)가 주어진다.
여기서, 중간전위(Vp)는 접지전위GND보다 높지만, 전원전위(VDD)보다는 낮게 설정된다.
제2도는 메모리셀(MC00)의 판독동작을 나타내는 타이밍챠트이다.
횡축은 시간을, 종축은 전위를 각각 나타낸다.
판독동작은 클럭신호(CLK)의 상승구간에서 시작한다.
클럭신호(CLK)의 상승구간에서 열어드레스신호의 디코드에 요하는 시간(tw)만 지연되어, 원컬럼선택신호(YO)가 상승한다.
선택되지 않은 컬럼에 대응하는 원컬럼선택신호(Y1)는 상승하지 않는다.
컬럼선택신호(YO)와 클럭신호(CLK)는 NAND 게이트(G0)에 있어서 논리적의 반전이 채용되어, 컬럼선택신호(YB0)는 내려간다.
이것에 의해서, PMOS트랜지스터인 게이트트랜지스터(PG00, PG01)가 도통하여, 1개의 비트선쌍의 비선(BIT00, BIT01)이 센스앰프(SA)에 접속된다(비트선선택상태).
또한, 행어드레스신호를 디코드하여 워드선(WORD0)의 전위가 상승한다(즉, 워드선(WORD0)이 선택된다.).
여기서, 적당한 지연소자를 설치하면, 워드선(WORD0)의 전위가 클럭신호(CLK)의 상승구간으로 부터 시간(tw)만 지연하여, 상승한다.
프리챠지신호(PRC)는 어느것인가의 워드선이 선택될 때까지 L레벨이다.
프리챠지신호(PRC)가 주어지는 PMOS 트랜지스터(PRij)가 도통하면, 각 비트선은 전원전위(VDD)까지 프리챠지된다.
컬럼선택신호(Y0)가 상승할 때까지, NMOS 트랜지스터(NV00, NV01)가 각각 비도통상태와 도통상태에 있기 때문에, 접속선(CLM0)에는 중간전위(Vp)가 주어진다.
유사한 방법으로, 접속선(CLM1)에도 중간전위(Vp)가 주어진다.
제1 및 제2의 액세스트랜지스터(NAij0, NAij1)가 비도통의 상태(즉, 워드선(WORDi)이 선택되어 있지 않은 상태)에 있으면서 노드(Aij, Bij)에 서로 배타적인 논리가 주어지면, 데이타는 메모리셀(MCij)내에 유지된다.
지금, 노드(Aij)의 전위가 전원전위(VDD)이기 때문에, 논리 H레벨이 유지되어 있는 경우에 관해서 생각한다.
이때, 제1의 부하트랜지스터(PMij0) 및 제1의 드라이브트랜지스터(NDij0)는 각각 비도통 및 도통의 상태에 있고, 노드(Bij)에는 제1의 드라이브트랜지스터(NDij0)를 통하여 중간전위(Vp)가 주어진다.
이것 때문에, 제2의 드라이브트랜지스터(NDij1)의 게이트와 소스에 각각 중간전위(Vp)가 주어지기 때문에, 제2의 드라이브트랜지스터(NDij1)는 비도통상태로 된다.
즉, 노드(Bij)에는 중간전위(Vp)에 의해서 논리 L이 주어진다.
그러므로, 전압(VDD-Vp)의 값을 제2의 부하트랜지스터(PMij1)의 한계치의 절대치(VtM)보다 크게 설정하면, 제2의 부하트랜지스터(PMij1)는 도통상태에 있고, 노드(Aij)는 전위VDD에 유지되어, 논리H가 유지된다.
그리고, 원컬럼선택신호(YO)가 상승하기 때문에, NMOS트랜지스터(NV00)는 도통으로 되고, NMOS트랜지스터(NV01)는 비도통으로 된다.
따라서, 접속선(CLM0)에는 NMOS 트랜지스터(NV01)를 통하여 접지전위(GND)가 주어지기 때문에, 종래의 기술과 같이 하여 메모리셀(MC00)의 판독동작을 할 수 있다.
즉, 컬럼선택신호(YB0)가 하강하고, 프리챠지신호(PRC)가 상승하여, 비트선(BIT00, BIT01)은 각각 게이트트랜지스터(PG00, PG01)를 통하여 센스앰프(SA)에 접속된다.
그리고, 워드선(WOPD0)의 전위의 상승구간에 의해서 도통한 제1 및 제2의 액세스트랜지스터(NA000, NA001)의 어느것인가에 프리챠지된 전하가 흐른다.
이때, 선택컬럼에 속하지 않은 메모리셀(MC01)에서 그와 같은 전하의 흐름은 억제된다.
이하에 그 이유를 설명한다.
원컬럼선택신호(Y1)가 L레벨로 있기 때문에, 절전회로(S1)에 있어서는 NMOS 트랜지스터(NV11)가 도통하여, NMOS 트랜지스터(NV10)는 비도통 상태이고, 접속선(CLM1)에는 중간전위(Vp)가 주어진다.
메모리셀(MC01)에 있어서는 노드(A01), 노드(B01)가 각각 H, L레벨이다고 가정한다.
제1의 드라이브트랜지스터(ND010)가 도통하고 있지만, 제1의 드라이브트랜지스터(ND010)의 소스는 중간전위(Vp)로 있기 때문에, 제1의 드라이브트랜지스터(ND010)에 있어서, 게이트·소스간의 전위차는 VDD-Vp로 된다. 또한, 제1의 드라이브트랜지스터(ND010)의 백게이트에는 접지전위(GND)가 주어지기 때문에, 백게이트효과에 의해 제1의 드라이브트랜지스터(ND010)의 한계치전압(VtD)는 커진다.
이것 때문에, 제1의 드라이브트랜지스터(ND010)에 흐르는 전류는 종래의 경우와 비교하여 작게 설정될 수 있다.
제1의 드라이브트랜지스터(ND010)에 흐르는 전류의 값은 중간전위(Vp)를 크게 할수록 작게 되지만, 중간전위(Vp)를 너부 크게 설정하면, 전압(VDD-Vp)의 값이 제2의 부하트랜지스터(PM011)의 한계치의 절대치(VtM)보다도 작게 되어, 제2의 부하트랜지스터(PM011)를 도통시킬 수 없다.
그러므로, 노드(Aij)에서 유지되어야 되는 데이타 H를 유지할 수 없게 된다.
예컨데, 전원전위(VDD)가 3V인 경우, 중간전위(Vp)를 1.5V로 설정하면, 그 선택되지 않은 메모리셀에 흐르는 전류의 값은 선택된 메모리셀에 흐르는 전류의 값과 비교하여 거의 무시할 수 있는 정도가 된다.
그 결과, 비선택컬럼의 비트선(BIT10 및 BIT11)의 전위는 거의 변화하지않고, 전위(VDD)(즉, H레벨)을 유지할 수 있다.
소정의 지연시간에 의해 클럭신호(CLK)을 지연함으로써 프리챠지신호(PRC)가 발행된다.
그 때문에, 클럭신호(CLK)의 반주기에 걸쳐 프리챠지가 행하여지는 기간이 연속적으로 계속된다.
한편, 컬럼선택신호(YBj)는 클럭신호(CLK)가 하강하면 상승한다.
따라서, 컬럼선택신호(YBj)의 제어하에 게이트트랜지스터(PGj0, PGj)가 도통/비도통하여, 센스앰프(SA)의 입력선이 프리챠지되는 것을 방지할 수 있기 때문에, 검지해야 할 데이타가 소실하여 버리는 사태를 피할 수 있다.
그러나, 절전회로(Sj)의 NMOS트랜지스터(NVj0, NVj1)의 도통/비도통을 컬럼선택신호(YBj)를 사용하여 제어하는 것은 바람직하지 않다.
다음 주기라도 동일의 컬럼이 선택되는 경우에는 절전회로(Sj)가 접속선(CLMj)에 주어야 되는 전위(즉, 중간전위(Vp) 또는 접지전위(GND))를 갱신할 필요가 없다.
또한, 접속선(CLMj)에 주어지는 전위를 불필요하게 변동시켜서는 안된다.
접속선(CLMj)은 일반적으로 다수의 메모리셀에 접속되기 때문에, 접속선(CLMj)의 기생용량은 크다.
따라서, 소비전력저감을 고려하면, 가능한 많이 전위의 불필요한 변화를 피할 수 있는 이점이 있다.
이러한 이유를 때문에, 절전회로(Sj)의 제어에는 원컬럼선택신호(Yj)가 사용된다.
원컬럼신호(Yj)는 (디코드에 의한 지연시간은 생기지만)클럭신호(CLK)의 1주기동안 그 값을 변화시키지 않는다.
이것은 다음사이클이라도 동일의 컬럼이 선택되는 경우에는 원컬럼신호(Yj)의 값을 갱신시킬 필요가 없기 때문이다.
반대로, 원컬럼신호(Yj)를 게이트트랜지스터(PGj0, PGj1)의 도통/비도통의 제어에 사용하면, 센스앰프(SA)의 입력단을 프리챠지하는 기간이 존재한다.
이것은 데이타의 소실을 초래하는 것으로 되어 바람직하지 않다.
이상의 이유에 의해, 2개의 신호형, 즉, 원컬럼신호(Yi)와 컬럼선택신호(YBj)가 컬럼을 선택하는데 준비된다.
이와 같이, 본 발명에 따라, 선택컬럼에 속하지 않은 메모리셀에 흐르는 전류를 대폭 삭감할 수가 있고, 판독동작에 관계없이 전류소비를 억제할 수 있다.
더구나, 판독동작에 관계하는(즉, 선택컬럼에 속하는)메모리셀의 전류는 종래와 같기 때문에, 속도열화가 없는 SRAM을 제공할 수가 있다.
또한, 동일컬럼에 속하는 다른 메모리셀이 연속해서 선택되는 경우, 중간전위(Vp)와 접지전위(GND)를 전환하여 메모리셀에 상기 전위중의 하나를 공급할 필요가 없기 때문에, 소비전류를 더 저감할 수 있다.
제3도는 고저항을 부하로 사용하는 메모리셀(MQij)의 구성을 나타내는 회로도이다.
메모리셀(MQij)은 제1 및 제2의 부하인 저항(Rij0, Rij1)와, 제1 및 제2의 드라이브트랜지스터인 NMOS 트랜지스터(NDij0, NDij1)와, 제1 및 제2의 액세스트랜지스터인 NMOS트랜지스터(NAij0, NAij1)를 구비하고 있다.
제1의 부하저항(Rij0)의 일단 및 제2의 부하저항(Rij1)의 일단에는 공통으로 전원전위(VDD)가 주어진다.
노드(Aij)에는 제2의 부하저항(Rij1)의 타단, 제1의 부하트랜지스터(NDij0)의 게이트, 및 제2의 드라이브트랜지스터(NDij1)의 드레인이 공통으로 접속된다.
또한, 노드(Bij)에는 제1의 부하저항(Rij0)의 타단, 제2의 드라이브트랜지스터(NDij1)의 게이트 및 제1의 부하트랜지스터(NDij0)의 드레인이 공통으로 접속된다.
또한, 노드(Aij)는 액세스트랜지스터(NAij0)를 통하여 비트선(BITj0)에, 노드(Bij)는 액세스트랜지스터(NAij1)를 통하여 비트선(BITj1)에, 각각 접속된다.
액세스트랜지스터(NAij0, NAij1)의 게이트는 각각 워드선(WORDi)에 접속되어 있다.
제1의 부하트랜지스터(NDij0)의 드레인 및 제2의 드라이브트랜지스터(NDij1)에는 접속선(CLMj)이 i의 값에 관계없이, 공통으로 접속된다.
단지, 제1 및 제2의 부하트랜지스터(NDij0, NDij1)의 백게이트에는 접지전위(GND)가 주어진다.
명백하게, 이와 같이 구성된 메모리셀(MQij)에 본 발명을 적용할 수 있다.
(실시예 2)
SRAM을 포함하는 시스템에 있어서, 시스템에 의해 얻어진 소비전력을 억제하기 위해서, 때때로 액세스하지 않은 SRAM의 전원전위(VDD)를 내리는 경우가 있다(슬립모드).
실시예1의 경우, 선택컬럼에 속하지 않은 메모리셀의 동작전압은 실질적으로(VDD-Vp)이다.
따라서, 전원전위(VDD)를 내린 경우, 메모리셀에서 데이타를 유지할 수 없게 된다.
실시예2는 모든 메모리셀의 동작전압이 VDD로 되도록 제어신호(HOLD)를 사용한다.
제4도는 본 발명의 실시예2에 따른 SRAM의 구성의 일부를 나타내는 회로도이다.
실시예1에 따른 구성과 비교하면, 실시예2의 구성은 절전회로(Sj)를 절전회로(Tj)로 치환한 구성을 갖고 있다.
절전회로(Tj)는 절전회로(Sj)에 더 OR게이트(Lj)를 추가한 구성을 갖고 있다.
즉, OR게이트(Lj)는 제어신호(HOLD) 및 원컬럼선택신호(Yj)의 논리합을 출력하여, NMOS트랜지스터(NVj0)의 게이트에 논리합을 준다.
NMOS트랜지스터(NVj1)의 게이트에는 NMOS트랜지스터(NVj0)의 게이트에 주어진 논리와 상보적인 논리가 주어진다.
HOLD신호가 L레벨일 때에는 제4도에 나타낸 회로는 본 발명의 실시예1의 제1도에 나타낸 회로와 같은 동작을 한다.
한편, HOLD신호가 H레벨일 때에는 원컬럼선택신호(Yj)의 값에 관계없이, NMOS트랜지스터(NVj0)를 도통시키고, NMOS트래지스터(NVj1)를 비도통시킨다.
이것 때문에, 접속선(CLMj)에는 모두 접지전위(GND)가 주어진다.
이와 같이, 슬립모드에 있어서 SRAM의 전원전위(VDD)를 내리는 경우에는, 제어신호(HOLD)를 H레벨로 하는 것으로 메모리셀(MCij)에 접지전위(GND)를 주기 때문에, 메모리셀(MCij)내의 데이타파괴를 방지할 수 있다.
또, SRAM의 동작을 클럭신호(CLK)와 동기시킬 필요가 없는 경우에는 게이트(Gj)를 생략할 수도 있다.
제5도는 실시예2에 따른 SRAM의 변형된 구성의 일부를 나타내는 회로도이다.
제4도의 절전회로(Tj)는 절전회로(Uj)로 치환되고, 원컬럼선택신호(Yj)를 반전하여 게이트트랜지스터(PGj0, PGj1)의 게이트에 반전신호를 주는 인버터와, 제어신호(HOLD)를 반전하여 절전회로(Uj)에 반전신호를 주는 인버터가 추가되어 있다.
절전회로(Uj)는 절전회로(Tj)의 OR게이트(Lj)를 NAND게이트(Mj)로 치환한 구성을 갖고 있다.
NAND게이트(Mj)는 원컬럼선택신호(Yj)의 반전(즉, 원컬럼선택신호(Yj)자신)과, 반전제어신호(HOLD)의 반전(즉, 제어신호(HOLD)자신)과의 논리합을 채용하여 논리합을 출력하기 때문에, 제4도와 같이, 슬립모드에 있어서 SRAM의 전원전위(VDD)를 내리는 경우에 있어서도, 메모리셀(MCij)의 데이타파괴를 방지할 수 있다.
(실시예 3)
중간전위(Vp)를 SRAM의 외부에서 공급해도 좋은 것은 물론, SRAM내부로 발생시키는 것도 가능하다.
그 경우에는 메모리셀(MCij)에 중간(Vp) 전위를 공급하기 위한 외부핀이 불필요하여, 번갈아 외부핀 갯수를 삭감할 수 있다.
제6도는 본 발명의 실시예3에 따른 중간전위(Vp)를 생성하는 생성부의 구성을 나타내는 회로도이다.
각각 게이트·드레인을 단락한 NMOS 트랜지스터(N1, N2)를 절전회로(Sj)(혹은 Tj, Uj)의 NMOS 트랜지스터(NVj1)를 통하여, 접속선(CLMj)과 접지와의 사이에 직렬로 접속한다.
Vth를 NMOS의 한계치전압으로 하면, 약 2Vth의 중간전위(Vp)를 발생할 수 있다.
Vth=0.6V이면, Vp=1.2V로 된다.
이러한 중간전위(Vp)의 생성은 NMOS 트랜지스터(N1, N2)에 전류가 흐르는 것이 전제이다.
그러나, 비트선(BITj0, BITj1)의 어느것인가부터 접속선(CLMj)를 통하여 일단 NMOS 트랜지스터(N1, N2)에 전류가 흐르면, 접속선(CLMj)에 NMOS 트랜지스터(NVj0)에 의해서 접지전위GND가 주어지지 않는 한, 생성된 중간전위(Vp)는 이 방법으로 접속선(CLMj)의 기생용량에 의해서 유지된다.
따라서, NMOS 트랜지스터(N1, N2)에 전류가 흐르지 않는 경우, 즉 비트선으로부터 전류가 공급되지 않은 경우에 있어서도, 접속선(CLMj)에 중간전위(Vp)가 주어지기 때문에, 메모리셀(MCij)의 데이타는 유지된다.
본 발명은 상세히 설명되었지만, 상기 설명은 모든 관점에 예시적인 것이지 한정적인 것이 아니다.
다양한 다른 변경 및 변화는 본 발명의 범위를 벗어나지 않고 고안될 수 있다.

Claims (17)

  1. (a)행렬상에 배치되어, 복수의 워드선으로부터 한개를 선택함으로써 상기 복수의 메모리셀이 속하는 상기 행이, 서로 배타적으로 활성화하는 복수의 원컬럼선택신호에 따라 복수의 비트선쌍으로부터 한개를 선택함으로써 상기 메모리셀이 속하는 복수의 상기 열이, 각각 결정되어, 그 각각이
    (a-1) 서로 배타적인 논리가 주어지는 제1 및 제2의 정보유지노드와,
    (a-2) 전원입력단과,
    (a-3) 상기 비트선쌍중의 제1의 비트선과 상기 제1의 정보유지노드간의 상태를 상기 메모리셀이 속하는 상기 행에 대응하는 상기 복수의 워드선의 선택/비선택에 따라 도통/비도통시키는 제1의 스위치와,
    (a-4) 상기 비트선쌍중 하나의 제2의 비트선과 상기 제2의 정보유지노드간의 상태를 상기 메모리셀이 속하는 상기 행에 대응하는 상기 워드선의 선택/비선택에 따라 도통/비도통시키는 제2의 스위치와,
    (a-5) 상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와,
    (a-6) 상기 제1의 정보유지노드에 접속된 일단과, 상기 제1의 전위가 주어지는 타단을 갖는 제2의 부하와,
    (a-7) 상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와,
    (a-8) 상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과,
    (b) 각 열에 대응하여 설치되고, 그 각각이,
    (b-1) 각 열에 대응한 상기 원컬럼선택신호를 입력하는 입력단과,
    (b-2) 상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와는 다른 제2의 전위를, 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위 사이의 제3의 전위를, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로와,
    (c) 센스앰프와,
    (d) 각 열에 대응하여 설치되고, 그 각각이, 각 열에 대응한 상기 원컬럼선택신호와 클럭신호를 입력하여, 2개의 신호가 동시에 활성화하는 경우만 하나의 상기 비트선쌍을 상기 센스앰프에 접속하는 비트선접속수단을 구비하고, 상기 제1및 제2의 스위치가 비도통상태인 경우에, 상기 비트선쌍은 상기 제1의 전위에 프리챠지되는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 제1의 스위치는 상기 제2의 비트선에 접속된 하나의 전류전극과 상기 제2의 정보유지노드에 접속된 다른 하나의 전류전극으로 이루어져 있는 전류전극쌍과 복수의 상기 워드선 중 상기 한개에 접속된 게이트를 갖는 제1의 액세스트랜지스터이고,
    상기 제2의 스위치는 상기 제2의 비트선에 접속된 전류전극과 상기 제2의 정보유지노드에 접속된 다른 하나의 전류전극으로 이루어져 있는 전류전극쌍과 상기 복수의 워드선 중 상기 한개에 접속된 게이트를 갖는 제2의 액세스트랜지스터인 반도체메모리장치.
  3. 상기 제1의 부하는 상기 제1의 드라이브 트랜지스터와 반대의 도전형의 제1의 부하트랜지스터이고, 상기 부하트랜지스터는 상기 제2의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제1의 정보유지노드에 접속된 게이트를 갖고,
    상기 제2의 부하는 상기 제2의 드라이브트랜지스터와 반대의 도전형의 제2의 부하트랜지스터이고, 상기 제2의 부하트랜지스터는 상기 제1의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제2의 정보유지노드에 접속된 게이트를 갖는 반도체메모리장치.
  4. 제1항에 있어서,
    상기 제2의 전위는 상기 제1의 드라이브트랜지스터의 백게이트 및 상기 제2의 드라이브트랜지스터의 백게이트에 주어지는 반도체메모리장치.
  5. 제1항에 있어서,
    상기 절전회로의 각각은
    (b-3) 상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 활성화될때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와,
    (b-4) 상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호가 비활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 갖는 반도체메모리장치.
  6. 제5항에 있어서,
    상기 절전회로의 각각은
    (b-5) 상기 절전회로의 각각의 상기 입력단에 접속된 입력을 갖는 인버터와, 상기 인버터의 상기 입력단에 주어지는 논리를 반전하여 출력하는 출력단자를 더 구비하고,
    상기 절전회로 각각의 상기 제1의 스위치는 상기 절전회로의 상기 입력단에 접속된 제어전극과, 상기 절전회로의 상기 출력단에 접속된 제1의 전류전극과, 상기 제2의 전위가 주어지는 제2의 전류전극을 갖는 제1의 트랜지스터이고,
    상기 절전회로의 상기 제2의 스위치는 상기 인버터의 상기 출력단에 접속된 제어전극과, 상기 절전회로의 상기 출력단에 접속된 제1의 전류전극과, 상기 제3의 전위가 주어지는 제2의 전류전극을 갖는 제2의 트랜지스터인 반도체메모리장치.
  7. 제5항에 있어서,
    (e) 상기 절전회로의 상기 제2의 스위치의 상기 타단과, 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬로 접속된 복수의 MOS트랜지스터를 더 구비하고, 여기서 게이트와 드레인은 상기 복수의 MOS트랜지스터의 각각에 있어서 공통으로 접속된 반도체메모리장치.
  8. 제7항에 있어서,
    (f) 각 열에 대응하여 설치되고, 그 각각이, 상기 절전회로의 상기 출력단과, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비하는 반도체메모리장치.
  9. (a) 행렬상에 배치되어, 복수의 워드선으로부터 한개를 선택함으로써 상기 메모리셀 각각이 속하는 상기 각 행이, 서로 배타적으로 활성화하는 복수의 원컬럼선택신호에 따라 복수의 비트선쌍으로부터 한개를 선택함으로써 상기 복수의 메모리셀 각각이 속하는 상기 각 열이, 각각 결정되고, 그 각각이
    (a-1) 서로 배타적인 논리가 주어지는 제1 및 제2의 정보유지노드와,
    (a-2) 전원입력단과,
    (a-3) 상기 비트선쌍중의 제1의 비트선과 상기 제1의 정보유지노드간의 상태를, 상기 메모리셀이 속하는 상기 행에 대응하는 상기 워드선의 선택/비선택에 호응하여 도통/비도통시키는 제1의 스위치와,
    (a-4) 상기 비트선쌍중 제2의 비트선과 상기 제2의 정보유지노드간의 상태를, 상기 메모리셀이 속하는 행에 대응하는 상기 워드선의 선택/비선택에 호응하여 도통/비도통시키는 제2의 스위치와,
    (a-5) 상기 제2의 정보유지노드에 접속된 일단과, 제1의 전위가 주어지는 타단을 갖는 제1의 부하와,
    (a-6) 상기 제1의 정보유지노드에 접속된 일단과, 상기 제1의 전위가 주어지는 타단을 갖는 제2의 부하와,
    (a-7) 상기 제1의 정보유지노드에 접속된 게이트와, 상기 제2의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제1의 드라이브트랜지스터와,
    (a-8) 상기 제2의 정보유지노드에 접속된 게이트와, 상기 제1의 정보유지노드에 접속된 드레인과, 상기 전원입력단에 접속된 소스를 갖는 제2의 드라이브트랜지스터를 갖는 복수의 메모리셀과,
    (b) 각 열에 대응하여 설치되고, 그 각각이,
    (b-1) 각 열에 대응한 상기 원컬럼선택신호를 입력하는 제1의 입력단과,
    (b-2) 제어신호를 입력하는 제2의 입력단과,
    (b-3) 상기 제어신호가 비활성화하고 있지만, 상기 원컬럼선택신호가 활성화하고 있는 경우에는 상기 제1의 전위와 다른 제2의 전위를, 상기 제어신호가 비활성화하고 있고, 또한 상기 원컬럼선택신호가 비활성화하고 있는 경우에는 상기 제1의 전위와 상기 제2의 전위 사이의 제3의 전위를, 상기 제어신호가 활성화하고 있는 경우에는 상기 원컬럼선택신호의 활성/비활성에 관계없이 상기 제2의 전위를, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단에 출력하는 출력단을 갖는 절전회로를 구비하고,
    상기 제1 및 제2의 스위치가 비도통상태인 경우에 상기 비트선쌍은 상기 제1의 전위에 프리챠지되는 반도체메모리장치.
  10. 제9항에 있어서,
    상기 제1의 스위치는 상기 제1의 비트선에 접속된 전류전극과 상기 제1의 정보유지노드에 접속된 다른 전류전극으로 이루어져 있는 전류 전극쌍과 상기 복수의 워드선중의 상기 한개에 접속된 게이트를 갖는 제1의 액세스트랜지스터이고,
    상기 제2의 스위치는 상기 제2의 비트선에 접속된 전류전극과 상기 정보유지노드에 접속된 다른 전류전극으로 이루어져 있는 전류전극쌍과 상기 복수의 워드선중 상기 한개에 접속된 게이트를 갖는 제2의 액세스트랜지스터인 반도체메모리장치.
  11. 제9항에 있어서,
    상기 제1의 부하는 상기 제1의 드라이브트랜지스터와 반대의 도전형의 제1의 부하트랜지스터이고, 상기 제1의 부하트랜지스터는 상기 제2의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제1의 정보유지노드에 접속된 게이트를 갖고,
    상기 제2의 부하는 상기 제2의 드라이브트랜지스터와 반대의 도전형의 제2의 부하트랜지스터이고, 상기 제2의 부하트랜지스터는 상기 제1의 정보유지노드에 접속된 드레인과, 상기 제1의 전위가 주어지는 소스와, 상기 제2의 정보유지노드에 접속된 게이트를 갖는 반도체메모리장치.
  12. 제9항에 있어서,
    상기 제2의 전위는 상기 제1의 드라이브트랜지스터의 백게이트 및 상기 제2의 드라이브트랜지스터의 백게이트에 주어지는 반도체메모리장치.
  13. 제9항에 있어서,
    상기 절전회로의 각각은
    (b-4) 상기 제2의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 및 상기 제어신호중 하나가 활성화될 때 자신의 상기 일단과 상기 타단을 도통시키는 제1의 스위치와,
    (b-5) 상기 제3의 전위가 주어지는 일단과, 상기 절전회로의 상기 출력단에 접속된 타단을 포함하고, 상기 원컬럼선택신호 및 상기 제어신호중 하나가 비활성될 때 자신의 상기 일단과 상기 타단을 도통시키는 제2의 스위치를 더 갖는 반도체메모리장치.
  14. 제9항에 있어서,
    상기 절전회로의 각각은
    (b-6) 상기 제1의 입력단에 주어지는 논리와 상기 제2의 입력단에 주어지는 논리의 논리합을 출력하는 논리게이트와,
    (b-7) 상기 논리게이트로부터의 출력이 주어지는 입력단과, 상기 인버터의 상기 입력단에 주어지는 논리를 반전하여 출력하는 출력단을 갖는 인버터를 구비하고,
    상기 절전회로 각각의 상기 제1의 스위치는 상기 논리게이트로부터 상기 출력이 주어지는 제어전극과, 상기 절전회로 각각의 상기 출력단에 접속된 제1의 전류전극과, 상기 제2의 전위를 주는 제2의 전류전극을 갖는 제1의 트랜지스터이고,
    상기 절전회로 각각의 상기 제2의 스위치는 상기 인버터의 상기 출력단에 접속된 제어전극과, 상기 절전회로 각각의 상기 출력단에 접속된 제1의 전류전극과, 상기 제3의 전위가 주어지는 제2의 전류전극을 갖는 제2의 트랜지스터인 반도체메모리장치.
  15. 제13항에 있어서,
    (c) 상기 절전회로의 상기 제2의 스위치의 상기 타단과, 상기 제2의 전위가 주어지는 전위점과의 사이에 직렬로 접속된 복수의 MOS 트랜지스터를 더 구비하고,
    여기서 게이트와 드레인은 상기 복수의 MOS트랜지스터의 각각에 공통으로 접속된 반도체메모리장치.
  16. 제15항에 있어서,
    (d) 각 열에 대응하여 설치되고, 그 각각이, 상기 절전회로의 상기 출력단과, 대응하는 열에 속하는 모든 상기 메모리셀의 상기 전원입력단을 접속하여, 기생용량을 갖는 접속선을 더 구비하는 반도체메모리장치.
  17. 제9항에 있어서,
    (c) 센스앰프와,
    (d) 각 열에 대응하여 설치되고, 그 각각이, 각 열에 대응한 상기 원컬럼선택신호와 클럭신호를 입력하여, 상기 2개의 신호가 모두 활성화하는 경우만 하나의 상기 비트선쌍를 상기 센스앰프를 접속하는 비트선접속수단을 더 구비한 반도체메모리장치.
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