KR100915809B1 - 반도체 테스트 장치 및 그의 테스트 방법 - Google Patents
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Abstract
본 발명은 멀티 워드라인 테스트를 수행하는 반도체 테스트 장치 및 그의 테스트 방법에 관하여 개시한다. 개시된 본 발명은 테스트 모드 신호들을 디코딩하여 전체 메인 워드라인을 제어하는 제 1 테스트 신호 및 서브 워드라인을 제어하는 제 2 테스트 신호들을 생성하는 테스트 신호 디코더; 및 제 1 및 제 2 테스트 신호들이 디스에이블된 상태에서, 멀티 워드라인 테스트 모드 신호 및 뱅크 제어 신호에 응답하여 멀티 워드라인 테스트 신호를 생성하며, 멀티 워드라인 테스트 신호에 의해 다수의 워드라인을 동시에 인에이블시켜 테스트를 수행하는 복수의 뱅크 제어부;를 포함하여 뱅크 단위로 연속적인 멀티 워드라인 테스트를 수행함으로써 테스트 시간을 감소시키며 전류 소모를 줄여 전압 강하를 개선하는 효과가 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 복수 개의 워드라인을 동시에 인에이블시켜 테스트를 수행하는 반도체 테스트 장치 및 그의 테스트 방법에 관한 것이다.
통상적으로, DRAM(Dynamic Ramdon Access Memory) 분야의 생산 비용은 크게 제조 비용과 테스트 비용으로 나뉠 수 있으며, 최근 DRAM이 고집적화됨에 따라 제조 비용보다 테스트 비용이 크게 증가하는 추세이다.
테스트 비용을 감소시키기 위해 워드라인 액티브 시 문턱 전압 강하에 의한 누설 전류 검출 테스트 등에서 멀티 워드라인 테스트 방법(Multi Word Line Test)이 적용되고 있다. 멀티 워드라인 테스트 방식(Multi Word Line Test)이란 동시에 복수 개의 워드라인을 인에이블시켜 테스트하는 방식이다.
도 1을 참조하면, 종래 기술에 따른 반도체 테스트 장치는, 테스트 신호 디코더(10)와 다수의 뱅크 제어부(16)를 포함한다.
테스트 신호 디코더(10)는 제 1 및 제 2 번인 테스트 신호 생성부(12)(14)를 포함하고, 제 1 번인 테스트 신호 생성부(12)는 번인 테스트 모드 신호들 TM<1:4> 및 멀티 워드라인 테스트 모드 신호 T14WL 중 어느 하나라도 인에이블되면 전체 메인 워드라인을 인에이블시키는 제 1 번인 테스트 신호 TAW를 생성하고, 제 2 번인 테시트 신호 생성부(14)는 테스트 모드 신호들 TM<1:4>를 조합하여 선택적으로 서브 워드라인을 인에이블시키는 제 2 번인 테스트 신호들 TFX<0:3>을 생성하여, 다수의 뱅크 제어부(16)로 제공한다.
여기서, 멀티 워드라인 테스트 모드 신호 T14WL은 모드 레지스트 셋(미도시)에 의해 인가되는 테스트 모드 신호로 전체 워드라인의 1/4을 인에이블시키기 위한 신호이다.
도 2를 참조하면, 각각의 뱅크 제어부(16)는 어드레스 래치부(20), 메인 어드레스 프리 디코더들(22), 메인 워드라인 구동부(24), 서브 어드레스 프리 디코더(26), 서브 워드라인 구동부들(28) 및 워드라인 구동부(29)를 포함한다.
어드레스 래치부(20)는 뱅크 제어 신호 BCi에 의해 입력되는 어드레스 A<0:13>를 래치한다.
각 메인 어드레스 프리 디코더(22)는 뱅크 제어 신호 BCi에 의해 어드레스 래치부(20)에서 출력되는 메인 어드레스 BXA<a>를 프리 디코딩하고, 제 1 번인 테스트 신호 TAW에 의해 프리 디코딩된 메인 어드레스 LAXa<0:1>의 출력을 제어한다.
메인 워드라인 구동부(24)는 메인 어드레스 프리 디코더들(22)에서 출력되는 프리 디코딩된 메인 어드레스 LAXa<0:1>에 의해 메인 워드라인 구동 신호 MWLa를 출력한다.
서브 어드레스 프리 디코더(26)는 뱅크 제어 신호 BC에 의해 어드레스 래치부(20)에서 출력되는 서브 어드레스 BXA<0:1>를 프리 디코딩하고, 제 2 번인 테스트 신호들 TFX<0:3>에 의해 프리 디코딩된 서브 어드레스 LAX01<0:3>의 출력을 제어한다.
각 서브 워드라인 구동부(28)는 서브 어드레스 프리 디코더(26)에서 출력되는 프리 디코딩된 서브 어드레스 LAX01<a>를 서브 워드라인 구동 신호 FX<0:3>로 출력한다.
워드라인 구동부(29)는 메인 워드라인 구동 신호 MWLa와 서브 워드라인 구동 신호 FX<0:3>에 의해 선택되는 복수의 워드라인 WL을 구동한다.
도 1과 도 2를 참조하여 멀티 워드라인 테스트 동작을 살펴보면 다음과 같다.
멀티 워드라인 테스트 동작은 멀티 워드라인 테스트 모드 신호 T14WL가 인에이블되고, 번인 테스트 모드 신호들 TM<1:4>가 디스에이블될 때 수행된다. 다시 말해, 멀티 워드라인 테스트 모드 신호 T14WL의 인에이블에 의해 제 1 번인 테스트 신호 TAW는 인에이블되고, 제 2 번인 테스트 신호들 TFX<0:3>은 모두 디스에이블된다.
각 메인 어드레스 프리 디코더(22)는 인에이블된 제 1 번인 테스트 신호 TAW에 의해 메인 어드레스 BXA<a>를 프리 디코딩한 값과 무관하게 출력 신호 LAXa<0:1>를 인에이블시켜 출력하고, 이에 의해 메인 워드라인 구동부(24)는 모든 메인 워드라인 구동 신호 MWLa를 인에이블시켜 출력한다.
서브 어드레스 프리 디코더(26)는 제 2 번인 테스트 신호들 TFX<0:3>가 모두 디스에이블된 상태이므로 서브 어드레스 BXA<0:1>를 디코딩한 값을 출력 신호 LAX01<0:3>로 출력한다. 즉, 출력 신호 LAX01<0:3> 중 어느 하나는 인에이블된다.각 서브 워드라인 구동부(28)는 대응되는 출력 신호 LAX01<0:3>를 서브 워드라인 구동 신호 FX<0:3>로 출력한다. 따라서, 서브 워드라인 구동 신호 FX<0:3> 중 어느 하나는 인에이블된다.
워드라인 구동부(29)는 메인 워드라인 구동 신호 MWLa에 의해 전체 메인 워드라인을 인에이블시키고, 서브 워드라인 구동 신호 FX<0:3>에 의해 서브 워드라인 중 1/4을 인에이블시키므로, 전체 워드라인 중 1/4의 워드라인이 동시에 인에이블되어 멀티 워드라인 테스트가 수행된다.
그러나, 종래 기술에 따른 반도체 테스트 장치는 뱅크 제어 신호 BCi에 관계없이 모든 뱅크를 대상으로 멀티 워드라인 테스트를 수행하기 때문에, 전압 강하가 크게 발생하여 테스트의 정확도가 낮아지고 메모리 셀에 영향을 주는 문제가 있다.
특히, 종래 기술에 따른 반도체 테스트 장치는 멀티 워드라인 테스트를 연속하여 수행하는 경우, 이전 단계에서 구동된 복수의 워드라인이 프리차지 되지 않아서, 동시에 인에이블되는 워드라인 수가 순차적으로 증가하는 문제가 있다.
도 3을 참조하여 종래 기술에 따른 반도체 테스트 장치가 연속적인 멀티 워드라인 테스트를 수행하는 경우 도출되는 문제점을 살펴본다.
여기서, 뱅크 제어 신호 BC는 각 뱅크별로 제공되며 액티브 신호에 동기되어 인에이블되고 프리차지 신호에 동기되어 디스에이블된다.
멀티 워드라인 테스트를 연속적으로 수행하는 경우, 멀티 워드라인 테스트 모드 신호 T14WL와 제 1 번인 테스트 신호 TAW는 인에이블 상태를 유지한다.
한편, 액티브 신호 ACT1 내지 ACT4와 프리차지 신호 PCG1 내지 PCG4가 연속적으로 인가될 때, 서브 어드레스 BXA<0:1>가 순차적으로 변경되는 것으로 가정하면, 프리 디코딩된 어드레스 LAX01<0:3>도 순차적으로 변경된다.
구체적으로, 프리 디코딩된 어드레스 LAX01<0>은 액티브 신호 ACT1에 동기되어 하이 레벨로 인에이블되고, 프리차지 신호 PCG1에 동기되어 로우 레벨로 디스에이블된다. 마찬가지로, 프리 디코딩된 어드레스 LAX01<1:3>은 각 액티브 신호 ACT2 내지 ACT4에 동기되어 하이 레벨로 인에이블되고, 각 프리차지 신호 PCG2 내지 PCG4에 동기되어 로우 레벨로 디스에이블된다.
그러나, 각 서브 워드라인 구동부(28)에서 출력되는 서브 워드라인 구동 신호 FX<0:3>는 대응되는 프리 디코딩된 어드레스 LAX<0:3>의 인에이블에 동기되어 인에이블되어 제 1 번인 테스트 신호 TAW가 하이 레벨의 인에이블 상태를 유지하는 동안 계속하여 이전 상태를 유지하게 된다.
즉, 멀티 워드라인 테스트를 연속으로 수행하는 경우 인에이블 상태를 유지하는 서브 워드라인 신호가 증가하므로 동시에 인에이블되는 워드라인 수가 순차적으로 증가하게 되어 테스트 수행을 계속하기 어려운 문제가 있다.
본 발명은 뱅크 제어 신호에 상응하는 멀티 워드라인 테스트 신호를 생성하 고, 상기 멀티 워드라인 테스트 신호에 의해 뱅크 단위로 멀티 워드라인 테스트를 수행함으로써 워드라인에 제공되는 전압의 강하를 개선하는 반도체 테스트 장치를 제공한다.
또한, 본 발명은 상기 멀티 워드라인 테스트 신호에 의해 인에이블된 워드라인을 프리차지시켜 멀티 워드라인 테스트를 연속으로 수행함으로써 테스트 시간을 개선하는 반도체 테스트 장치를 제공한다.
본 발명의 반도체 테스트 장치는 테스트 모드 신호들을 디코딩하여 전체 메인 워드라인을 제어하는 제 1 테스트 신호 및 서브 워드라인을 제어하는 제 2 테스트 신호들을 생성하는 테스트 신호 디코더; 및 상기 제 1 및 제 2 테스트 신호들이 디스에이블된 상태에서, 멀티 워드라인 테스트 모드 신호 및 뱅크 제어 신호에 응답하여 멀티 워드라인 테스트 신호를 생성하며, 상기 멀티 워드라인 테스트 신호에 의해 다수의 워드라인을 동시에 인에이블시켜 테스트를 수행하는 복수의 뱅크 제어부;를 포함한다.
상기 테스트 신호 디코더는, 상기 테스트 모드 신호들 중 어느 하나라도 인에이블되면 상기 제 1 테스트 신호를 인에이블시켜 출력하는 제 1 테스트 신호 생성부; 및 상기 테스트 모드 신호들의 조합에 의해 상기 제 2 테스트 신호들을 선택적으로 인에이블시켜 출력하는 제 2 테스트 신호 생성부;를 포함한다.
상기 각 뱅크 제어부는,상기 제 1 테스트 신호가 디스에이블된 상태에서 상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 상기 멀티 워드라인 테스트 신호로 출력하는 멀티 워드라인 테스트 신호 생성부; 복수의 어드레스 중 일부를 프리 디코딩하여 상기 멀티 워드라인 테스트 신호에 의해 제어되는 메인 워드라인 구동 신호로 출력하는 메인 워드라인 제어부; 상기 복수의 어드레스 중 상기 일부를 제외한 나머지를 프리 디코딩하여 상기 제 2 테스트 신호들이 디스에이블된 상태에서 서브 워드라인 구동 신호로 출력하고, 상기 멀티 워드라인 테스트 신호에 의해 상기 서브 워드라인 구동 신호의 출력 노드를 프리차지 시키는 서브 워드라인 제어부; 및 상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호를 인가받고 이들의 인에이블에 의해 동시에 다수의 워드라인을 구동하는 워드라인 구동부;를 포함한다.
상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블됨이 바람직하다.
상기 멀티 워드라인 테스트 신호 생성부는, 상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 신호로 출력하는 신호 생성부; 및 상기 신호 생성부의 출력과 번인 테스트를 수행하기 위한 번인 테스트 신호 중 어느 하나라도 인에이블되면 상기 멀티 워드라인 테스트 신호를 인에이블시켜 출력하는 출력부;를 포함한다.
상기 메인 워드라인 제어부는, 상기 복수의 어드레스 중 일부를 각각 프리 디코딩하며 상기 멀티 워드라인 테스트 신호가 인에이블되면 상기 프리 디코딩한 신호들을 모두 인에이블시켜 출력하는 복수의 메인 어드레스 프리 디코더; 및 상기 메인 어드레스 프리 디코더들의 출력에 의해 상기 메인 워드라인 구동 신호를 출력 하는 메인 워드라인 구동부;를 포함한다.
상기 서브 워드라인 제어부는, 상기 제 2 테스트 신호들이 디스에이블된 상태에서 상기 복수의 어드레스 중 상기 일부를 제외한 나머지를 프리 디코딩하여 출력하는 서브 어드레스 프리 디코더; 및 상기 서브 어드레스 프리 디코더의 출력들 각각에 대응하여 상기 서브 워드라인 구동 신호를 출력하며, 상기 멀티 워드라인 테스트 신호가 디스에이블 될 때 인에이블된 상기 서브 워드라인 구동 신호의 출력 노드를 프리차지 시키는 복수 개의 서브 워드라인 구동부;를 포함한다.
상기 각 서브 워드라인 구동부는, 상기 서브 어드레스 프리 디코더에서 출력되는 신호의 전위를 쉬프트하는 쉬프트부; 상기 쉬프트부의 출력을 래치하는 래치부; 상기 래치부의 출력을 반전 구동하여 상기 서브 워드라인 구동 신호로 출력하는 출력부; 및 상기 멀티 워드라인 테스트 신호에 의해 상기 쉬프트부의 출력 노드를 프리차지시키는 프리차지부;를 포함한다.
상기 프리차지부는, 상기 멀티 워드라인 테스트 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력과 테스트 모드에서 인에이블되는 제어 신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전시켜 상기 쉬프트부로 전달하는 제 2 인버터;를 포함한다.
본 발명의 다른 반도체 테스트 장치는, 멀티 워드라인 테스트 모드 신호를 각 뱅크별로 제공되는 뱅크 제어 신호에 동기되는 멀티 워드라인 테스트 신호로 출력하는 멀티 워드라인 테스트 신호 생성부; 및 상기 멀티 워드라인 테스트 신호의 인에이블에 대응하여 메인 워드라인 구동 신호와 서브 워드라인 구동 신호를 인에 이블시켜 다수의 워드라인을 구동시키고, 상기 멀티 워드라인 테스트 신호의 디스에이블에 대응하여 구동된 상기 다수의 워드라인을 프리차지시키는 워드라인 제어부;를 포함한다.
상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블됨이 바람직하다.
상기 멀티 워드라인 테스트 신호 생성부는, 상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 신호로 출력하는 신호 생성부; 및 상기 신호 생성부의 출력과 번인 테스트를 수행하기 위한 번인 테스트 신호 중 어느 하나라도 인에이블되면 상기 멀티 워드라인 테스트 신호를 인에이블시켜 출력하는 출력부;를 포함한다.
상기 워드라인 제어부는, 상기 어드레스의 일부 비트를 각각 프리 디코딩하고 상기 멀티 워드라인 테스트 신호에 의해 상기 프리 디코딩된 신호의 출력을 제어하는 다수의 메인 어드레스 프리 디코더; 상기 다수의 메인 어드레스 프리 디코더의 출력들에 의해 상기 메인 워드라인 구동 신호를 출력하는 메인 워드라인 구동부; 상기 어드레스의 일부 비트를 제외한 나머지 비트를 프리 디코딩하여 출력하는 서브 어드레스 프리 디코더; 상기 서브 어드레스 프리 디코더의 각 출력을 상기 서브 워드라인 구동 신호로 출력하고, 상기 멀티 워드라인 테스트 신호에 의해 상기 워드라인 구동 신호의 출력 노드를 프리차지시키는 다수의 서브 워드라인 구동부; 및 상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호를 인가받고 이들의 인에이블에 의해 동시에 다수의 워드라인을 구동하는 워드라인 구동부;를 포 함한다.
상기 각 서브 워드라인 구동부는, 상기 서브 어드레스 프리 디코더의 출력 전위를 레벨 쉬프트시키는 쉬프트부; 상기 쉬프트부의 출력을 래치하는 래치부; 상기 래치부의 출력을 반전 구동하여 상기 서브 워드라인 구동 신호로 출력하는 출력부; 및 상기 멀티 워드라인 테스트 신호에 의해 상기 쉬프트부의 출력 노드를 프리차지시키는 프리차지부;를 포함한다.
상기 프리차지부는, 상기 멀티 워드라인 테스트 신호를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력과 테스트 모드에서 인에이블되는 제어 신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전시켜 상기 쉬프트로 인가하는 제 2 인버터;를 포함한다.
본 발명의 반도체 테스트 방법은, 번인 테스트 신호가 디스에이블된 상태에서 멀티 워드라인 테스트 모드 신호를 각 뱅크별로 제공되는 뱅크 제어 신호에 동기되는 멀티 워드라인 테스트 신호로 출력하는 단계; 상기 멀티 워드라인 테스트 신호가 인에이블될 때 모든 메인 워드라인 구동 신호를 인에이블시키고, 서브 어드레스를 프리 디코딩하여 서브 워드라인 구동 신호를 인에이블시키며, 상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호에 의해 동시에 다수의 워드라인을 구동하는 단계; 및 상기 멀티 워드라인 테스트 신호가 디스에이블될 때 상기 구동된 다수의 워드라인을 프리차지하는 단계;를 포함한다.
상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블됨이 바람직하다.
상기 멀티 워드라인 테스트 신호는 상기 번인 테스트 신호가 인에이블되는 동안 인에이블 상태를 유지함이 바람직하다.
본 발명은 뱅크 제어 신호에 동기되는 멀티 워드라인 테스트 신호를 제공하고, 상기 멀티 워드라인 테스트 신호에 의해 뱅크 단위로 멀티 워드라인 테스트를 수행하는 반도체 테스트 장치를 제공함으로써 워드라인에 제공되는 전압의 강하를 개선하는 효과가 있다.
또한, 본 발명은 상기 멀티 워드라인 테스트 신호에 의해 인에이블된 워드라인을 프리차지시켜 연속적으로 멀티 워드라인 테스트를 수행하는 반도체 테스트 장치를 제공하여 테스트 시간을 감소하는 효과가 있다.
본 발명은 각 뱅크를 제어하는 뱅크 제어 신호에 의해 제어되는 멀티 워드라인 테스트 신호를 생성하고, 상기 멀티 워드라인 테스트 신호에 의해 뱅크 단위로 멀티 워드라인 테스트를 수행하는 반도체 테스트 장치 및 그의 방법에 관하여 개시한다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 테스트 장치는, 테스트 신호 디코더(40) 및 다수의 뱅크 제어부(46)를 포함한다.
테스트 신호 디코더(40)는, 제 1 및 제 2 번인 테스트 신호 생성부(42)(44)를 포함한다.
제 1 번인 테스트 신호 생성부(42)는 다수의 번인 테스트 모드 신호들 TM<1:4> 중 최소한 하나 이상이 인에이블되면 전체 메인 워드라인을 인에이블시키는 제 1 번인 테스트 신호 TAW를 인에이블시켜 출력한다.
제 2 번인 테스트 신호 생성부(44)는 다수의 번인 테스트 모드 신호들 TM<1:4>을 조합하여 선택적으로 서브 워드라인을 인에이블시키는 제 2 번인 테스트 신호들 TFX<0:3>을 출력한다.
각 뱅크 제어부(46)는 제 1 및 제 2 번인 테스트 신호들 TAW, TFX<0:3>가 디스에이블된 상태에서, 뱅크 제어 신호 BCi에 의해 멀티 워드라인 테스트 모드 신호 T14WL를 제어하여 멀티 워드라인 테스트 신호를 생성하고, 이로써 어드레스 A<0:13>를 디코딩한 신호들을 제어하여 동시에 다수의 워드라인 WL을 인에이블시켜 멀티 워드라인 테스트를 수행한다.
여기서, 멀티 워드라인 테스트 모드 신호 T14WL은 모드 레지스트 셋(미도시)에 의해 각 뱅크로 인가되며, 전체 워드라인의 1/4을 인에이블시키기 위한 신호이다. 그리고, 뱅크 제어 신호 BCi는 전술한 바와 같이 뱅크를 제어하기 위해 각 뱅크별로 제공되며 액티브 신호에 동기되어 인에이블되고 프리차지 신호에 동기되어 디스에이블되는 신호이다.
도 5를 참조하면, 각 뱅크 제어부(46)는 멀티 워드라인 테스트 신호 생성부(50), 어드레스 래치부(52), 메인 워드라인 제어부(54), 서브 워드라인 제어부(56) 및 워드라인 구동부(58)를 포함한다.
멀티 워드라인 테스트 신호 생성부(50)는 제 1 번인 테스트 신호 TAW가 디스에이블된 상태에서, 멀티 워드라인 테스트 모드 신호 T14WL를 뱅크 제어 신호 BCi 에 동기되는 멀티 워드라인 테스트 신호 T14WL_TAW_BA로 생성한다.
어드레스 래치부(52)는 뱅크 제어 신호 BCi가 인에이블될 때 입력되는 어드레스 A<0:13>를 래치한다.
메인 워드라인 제어부(54)는 다수의 메인 어드레스 프리 디코더(540_1 ~ 540_12) 및 메인 워드라인 구동부(542)를 포함한다.
각 메인 어드레스 프리 디코더(540_1 ~ 540_12)는 낸드게이트들(ND1 ~ ND4) 및 인버터(IV1, IV2)를 포함한다.
낸드게이트(ND1)는 어드레스 래치부(52)에서 출력되는 메인 어드레스 BXA<a>와 뱅크 제어 신호 BCi를 입력받고, 낸드게이트(ND2)는 인버터(IV1)에 의해 반전된 메인 어드레스 BXA<a>와 뱅크 제어 신호 BCi를 입력받아 메인 어드레스 BXA<a>를 프리 디코딩한다. 그리고, 낸드게이트(ND3)는 낸드게이트(ND1)의 출력과 인버터(IV2)에 의해 반전된 멀티 워드라인 테스트 신호 T14WL_TAW_BA를 입력받고, 낸드게이트(ND4)는 낸드게이트(ND2)의 출력과 인버터(IV2)의 출력을 입력받아 프리 디코딩된 메인 어드레스 LAXa<0:1>를 출력한다.
메인 워드라인 구동부(542)는 각 메인 어드레스 프리 디코더(540_1 ~ 540_12)에서 출력되는 프리 디코딩된 메인 어드레스 LAXa<0:1>에 의해 메인 워드라인 구동 신호 MWLa를 출력한다.
서브 워드라인 제어부(56)는 서브 어드레스 프리 디코더(560)와 다수의 서브 워드라인 구동부(562_1 ~ 562_4)를 포함한다.
서브 어드레스 프리 디코더(560)는 어드레스 래치부(52)에서 출력되는 서브 어드레스 BXA<0:1>를 뱅크 제어 신호 BCi에 의해 프리 디코딩하는 디코더(563)와 낸드게이트들(ND5 ~ ND8) 및 인버터(IV3)를 포함한다.
각 낸드게이트(ND5 ~ ND8)는 디코더(563)의 출력과 인버터(IV3)에 의해 반전된 제 2 번인 테스트 신호들 TFX<0:3>를 입력받고, 제 2 번인 테스트 신호 TFX<0:3>가 디스에이블될 때, 디코더(563)의 출력을 프리 디코딩된 서브 워드라인 LAX01<0:3>으로 출력한다. 이때, 서브 어드레스 BAX<0:1>에 의해 프리 디코딩된 서브 워드라인 LAX01<0:3> 중 어느 하나가 인에이블된다.
각 서브 워드라인 구동부(562_1 ~ 562_4)는 서브 어드레스 프리 디코더(560)에서 출력되는 프리 디코딩된 서브 어드레스 LAX01<>를 입력받아 서브 워드라인 구동 신호 FX<>를 출력하고, 멀티 워드라인 테스트 신호 T14WL_TAW_BA에 의해 서브 워드라인 구동 신호 FX<>를 프리차지시킨다.
구체적으로, 서브 워드라인 구동부(562_1)는 쉬프트부(564), 래치부(565), 출력부(566) 및 프리차지부(567)를 포함한다.
쉬프트부(564)는 PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2)를 포함한다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 전원 전압 공급단 VDD과 접지 전압 공급단 VSS 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터(P1)의 게이트는 쉬프트부(564)의 출력단에 연결되며, NMOS 트랜지스터(N1)의 게이트는 프리 디코딩된 서브 어드레스 LAX01<0>에 의해 제어된다.
PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 전원 전압 공급단 VDD와 접지 전압 공급단 VSS 사이에 직렬로 연결되며, PMOS 트랜지스터(P2)의 게이트는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 공통 드레인단에 연결되고, NMOS 트랜지스터(N2)의 게이트는 프리차지부(567)의 출력에 의해 제어된다.
즉, 쉬프트부(564)는 프리 디코딩된 서브 어드레스 LAX01<0>를 레벨 쉬프트시켜 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 공통 드레인단을 통해 출력한다.
래치부(565)는 인버터(IV4) 및 NMOS 트랜지스터(N3)를 포함한다.
인버터(IV4)는 쉬프트부(564)의 출력을 반전시키고, NMOS 트랜지스터(N3)는 쉬프트부(564)의 출력단과 접지 전압 공급단 사이에 연결되며, 게이트로 인버터(IV4)의 출력을 인가받아 쉬프트부(564)의 출력을 유지한다.
출력부(566)는 인버터(IV5)를 포함하고, 래치부(565)의 출력을 반전시켜 서브 워드라인 구동 신호 FX<0>로 출력한다.
프리차지부(567)는 인버터(IV6, IV7) 및 낸드게이트(ND9)를 포함한다.
낸드게이트(ND9)는 인버터(IV6)에 의해 반전된 멀티 워드라인 테스트 신호 T14WL_TAW_BA와, 테스트 모드시 인에이블되는 제어 신호 CS를 입력받고, 인버터(IV7)는 낸드게이트(ND9)의 출력을 반전시켜 쉬프트부(564)로 인가한다. 즉, 프리차지부(567)는 제어 신호 CS가 인에이블되고 멀티 워드라인 테스트 신호 T14WL_TAW_BA가 디스에이블될 때 쉬프트부(564)의 NMOS 트랜지스터(N3)를 구동시켜 출력 레벨을 디스차지시킨다.
그 외의, 서브 워드라인 구동부(562_2 ~ 562_4)는 서브 워드라인 구동부(562_1)와 구성 및 동작이 동일하므로 추가적인 설명은 생략한다.
워드라인 구동부(58)는 메인 워드라인 제어부(54)에서 인가되는 메인 워드라인 구동 신호 MWLa와 서브 워드라인 제어부(56)에서 인가되는 서브 워드라인 구동 신호 FX<0:3>에 의해 선택된 복수의 워드라인 WL을 구동한다.
도 6을 참조하면, 멀티 워드라인 테스트 신호 생성부(50)는 신호 생성부(60) 및 출력부(62)를 포함한다.
신호 생성부(60)는 낸드게이트(ND10) 및 인버터(IV8)를 포함한다.
낸드게이트(ND10)는 멀티 워드라인 테스트 모드 신호 T14WL와 뱅크 제어 신호 BCi를 입력받고, 인버터(IV8)는 낸드게이트(ND10)의 출력을 반전시켜 멀티 워드라인 테스트 프리 신호 T14WL_EN를 출력한다.
출력부(62)는 노아게이트(NOR1) 및 인버터(IV9)를 포함한다.
노아게이트(NOR1)는 신호 생성부(60)의 출력과 제 1 번인 테스트 신호 TAW를 입력받고, 인버터(IV9)는 노아게이트(NOR1)의 출력을 반전시켜 멀티 워드라인 테스트 신호 T14WL_TAW_BA를 출력한다.
다시 말해, 멀티 워드라인 테스트 신호 생성부(50)는 제 1 번인 테스트 신호 TAW가 인에이블되는 동안 인에이블 상태를 유지하는 멀티 워드라인 테스트 신호 T14WL_TAW_BA를 출력하고, 제 1 번인 테스트 신호 TAW가 디스에이블되면 뱅크 제어 신호 BCi에 동기되는 멀티 워드라인 테스트 신호 T14WL_TAW_BA를 출력한다. 이때의 멀티 워드라인 테스트 신호 T14WL_TAW_BA의 파형은 뱅크 제어 신호 BCi의 파형과 동일하다.
도 4 내지 도 6을 참조하여 본 발명의 반도체 테스트 장치의 동작을 살펴본 다.
먼저, 정상 모드에서, 번인 테스트 모드 신호들 TM<1:4> 및 멀티 워드라인 테스트 모드 신호 T14WL이 디스에이블되어, 그에 따른 제 1 및 제 2 번인 테스트 신호들 TAW, TFX<0:3>과 멀티 워드라인 테스트 신호 T14WL_TAW_BA 및 제어 신호 CS가 디스에이블된다.
반도체 테스트 장치는 뱅크 제어 신호 BCi에 의해 메인 어드레스 BXA<a>와 서브 어드레스 BXA<0:1>을 프리 디코딩하여 프리 디코딩된 메인 어드레스 LAXa<0:1>와 프리 디코딩된 서브 어드레스 LAX01<0:3>을 출력하고, 이들에 의해 메인 워드라인 구동 신호 MWLa와 서브 워드라인 구동 신호 FX<0:3>를 생성하여 해당되는 워드라인 WL을 구동시켜 정상 동작을 수행한다.
다음, 번인 테스트 모드에서, 제 1 번인 테스트 신호 TAW가 인에이블되어 멀티 워드라인 테스트 신호 T14WL_TAW_BA가 인에이블되고, 제 2 번인 테스트 신호들 TFX<0:3>이 선택적으로 인에이블되며, 제어 신호 CS가 인에이블된다.
반도체 테스트 장치는 어드레스 A<0:13> 및 뱅크 제어 신호 BCi에 관계없이 프리 디코딩된 메인 어드레스 LAXa<0:1>를 모두 인에이블시키고, 제 2 번인 테스트 신호 TFX<0:3>에 의해 프리 디코딩된 서브 어드레스 LAX01<0:3>를 선택적으로 인에이블시키므로, 모든 메인 워드라인 구동 신호 MWLa가 인에이블되고, 서브 워드라인 구동 신호 FX<0:3>가 선택적으로 인에이블시켜 출력하므로 전체 워드라인 WL 또는 일부 워드라인 WL을 구동시켜 번인 테스트 동작을 수행한다.
끝으로, 멀티 워드라인 테스트 모드에서, 제 1 및 제 2 번인 테스트 신호들 TAW, TFX<0:3>은 디스에이블되고, 제어 신호 CS는 인에이블되며, 멀티 워드라인 테스트 모드 신호 T14WL가 인에이블된다.
반도체 테스트 장치는, 상기 멀티 워드라인 테스트 모드 신호 T14WL를 뱅크 제어 신호 BCi에 동기시켜 멀티 워드라인 테스트 신호 T14WL_TAW_BA를 출력하므로, 각 뱅크별로 멀티 워드라인 테스트를 수행하게 된다. 즉, 멀티 워드라인 테스트 모드 신호 T14WL이 인에이블되더라도 뱅크 제어 신호 BCi가 인에이블되지 않으면 멀티 워드라인 테스트 신호 T14WL_TAW_BA는 디스에블 상태를 유지하기 때문이다.
뱅크 제어 신호 BCi가 인에이블되어 선택된 뱅크는 멀티 워드라인 테스트 신호 T14WL_TAW_BA에 의해 메인 어드레스 BXA<a>에 관계없이 프리 디코딩된 메인 어드레스 LAXa<0:1>를 인에이블되어 출력되므로 해당 뱅크의 모든 메인 워드라인 구동 신호 MWLa가 인에이블된다. 그리고, 서브 어드레스 BXA<0:1>에 의해 프리 디코딩된 서브 어드레스 LAX01<0:3> 중 어느 하나가 인에이블되어 출력되므로 4개의 서브 워드라인 구동 신호 FX<0:3> 중 어느 하나가 인에이블된다. 그 결과, 한 뱅크 내의 전체 워드라인 중 1/4의 워드라인을 동시에 구동시켜 멀티 워드라인 테스트를 수행한다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 테스트 장치는 연속적인 멀티 워드라인 테스트를 수행할 수 있다.
여기서, 액티브 신호 ACT1 내지 ACT4와 프리차지 신호 PCG1 내지 PCG4가 연속적으로 인가되고, 서브 어드레스 BXA<0:1>가 순차적으로 변경되는 것으로 가정하면 프리 디코딩된 어드레스 LAX01<0:3>도 순차적으로 변경된다.
멀티 워드라인 테스트 모드에서, 제 1 번인 테스트 신호 TAW는 로우 상태로 디스에이블되고, 멀티 워드라인 테스트 모드 신호 T14WL는 하이 레벨의 인에이블 상태를 유지한다.
뱅크 액티브 신호 BCi는 액티브 신호 ACT1 내지 ACT4와 프리차지 신호 PCG1 내지 PCG4에 의해 인에이블과 디스에이블이 반복되며, 이에 동기되어 멀티 워드라인 테스트 신호 T14WL_TAW_BA가 출력된다.
프리 디코딩된 서브 어드레스 LAX01<0>은 액티브 신호 ACT1에 동기되어 하이 레벨로 인에이블되고, 프리차지 신호 PCG1에 동기되어 로우 레벨로 디스에이블된다. 마찬가지로, 프리 디코딩된 서브 어드레스 LAX01<1:3>은 각 액티브 신호 ACT2 내지 ACT4에 동기되어 하이 레벨로 인에이블되고, 각 프리차지 신호 PCG2 내지 PCG4에 동기되어 로우 레벨로 디스에이블된다.
도 5의 서브 워드라인 구동부(561_1)을 참조하면, 액티브 신호 ACT1에 의해 프리 디코딩된 서브 어드레스 LAX01<0>가 인에이블되면 쉬프트부(564)의 출력단이 하이 레벨로 출력하여 서브 워드라인 구동 신호 FX<0>이 인에블된다. 이후, 프리차지 신호 PCG1에 의해 멀티 워드라인 테스트 신호 T14WL_TAW_BA가 디스에이블되어 프리차지부(567)를 구동시켜 쉬프트부(564)의 출력단을 로우 레벨로 프리차지시킴으로써 서브 워드라인 구동 신호 FX<0>이 디스에이블된다.
마찬가지로, 액티브 신호 ACT2 내지 ACT4에 의해 프리 디코딩 서브 어드레스 LAX01<1:3>가 인에이블되고, 상기 프리 디코딩 서브 어드레스 LAX01<1:3>에 의해 인에이블된 서브 워드라인 구동 신호 FX<1:3>는 프리차지 신호 PCG2 내지 PCG4에 의해 디스에이블되는 멀티 워드라인 테스트 신호 T14WL_TAW_BA에 의해 프리차지된다.
그 결과, 동시에 인에이블되는 워드라인 수를 일정하게 유지할 수 있음으로 연속적인 멀티 워드라인 테스트를 수행하여 테스트 시간 및 비용을 감소시킬 수 있다.
도 1은 멀티 워드라인 테스트를 수행하는 종래 기술에 따른 반도체 테스트 장치의 블록 구성도.
도 2는 도 1의 각 뱅크 제어부의 상세 구성도.
도 3은 연속적인 멀티 워드라인 테스트 수행시 종래 기술에 따른 반도체 테스트 장치의 동작 파형도.
도 4는 멀티 워드라인 테스트를 수행하는 본 발명의 실시예에 따른 반도체 테스트 장치의 블록 구성도.
도 5는 도 4의 각 뱅크 제어부의 상세 구성도.
도 6은 도 5의 멀티 워드라인 테스트 신호 생성부의 회로도.
도 7은 연속적인 멀티 워드라인 테스트 수행시 본 발명의 실시예 따른 반도체 테스트 장치의 동작 파형도.
Claims (18)
- 테스트 모드 신호들을 디코딩하여 전체 메인 워드라인을 제어하는 제 1 테스트 신호 및 서브 워드라인을 제어하는 제 2 테스트 신호들을 생성하는 테스트 신호 디코더; 및상기 제 1 및 제 2 테스트 신호들이 디스에이블된 상태에서, 멀티 워드라인 테스트 모드 신호 및 뱅크 제어 신호에 응답하여 멀티 워드라인 테스트 신호를 생성하며, 상기 멀티 워드라인 테스트 신호에 의해 다수의 워드라인을 동시에 인에이블시켜 테스트를 수행하는 복수의 뱅크 제어부;를 포함함을 특징으로 하는 반도체 테스트 장치.
- 제 1 항에 있어서,상기 테스트 신호 디코더는,상기 테스트 모드 신호들 중 어느 하나라도 인에이블되면 상기 제 1 테스트 신호를 인에이블시켜 출력하는 제 1 테스트 신호 생성부; 및상기 테스트 모드 신호들의 조합에 의해 상기 제 2 테스트 신호들을 선택적으로 인에이블시켜 출력하는 제 2 테스트 신호 생성부;를 포함하는 반도체 테스트 장치.
- 제 1 항에 있어서,상기 각 뱅크 제어부는,상기 제 1 테스트 신호가 디스에이블된 상태에서 상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 상기 멀티 워드라인 테스트 신호로 출력하는 멀티 워드라인 테스트 신호 생성부;복수의 어드레스 중 일부를 프리 디코딩하여 상기 멀티 워드라인 테스트 신호에 의해 제어되는 메인 워드라인 구동 신호로 출력하는 메인 워드라인 제어부;상기 복수의 어드레스 중 상기 일부를 제외한 나머지를 프리 디코딩하여 상기 제 2 테스트 신호들이 디스에이블된 상태에서 서브 워드라인 구동 신호로 출력하고, 상기 멀티 워드라인 테스트 신호에 의해 상기 서브 워드라인 구동 신호의 출력 노드를 프리차지 시키는 서브 워드라인 제어부; 및상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호를 인가받고 이들의 인에이블에 의해 동시에 다수의 워드라인을 구동하는 워드라인 구동부;를 포함하는 반도체 테스트 장치.
- 제 3 항에 있어서,상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블되는 반도체 테스트 장치.
- 제 3 항에 있어서,상기 멀티 워드라인 테스트 신호 생성부는,상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 신호로 출력하는 신호 생성부; 및상기 신호 생성부의 출력과 번인 테스트를 수행하기 위한 번인 테스트 신호 중 어느 하나라도 인에이블되면 상기 멀티 워드라인 테스트 신호를 인에이블시켜 출력하는 출력부;를 포함하는 반도체 테스트 장치.
- 제 3 항에 있어서,상기 메인 워드라인 제어부는,상기 복수의 어드레스 중 일부를 각각 프리 디코딩하며 상기 멀티 워드라인 테스트 신호가 인에이블되면 상기 프리 디코딩한 신호들을 모두 인에이블시켜 출력하는 복수의 메인 어드레스 프리 디코더; 및상기 메인 어드레스 프리 디코더들의 출력에 의해 상기 메인 워드라인 구동 신호를 출력하는 메인 워드라인 구동부;를 포함하는 반도체 테스트 장치.
- 제 3 항에 있어서,상기 서브 워드라인 제어부는,상기 제 2 테스트 신호들이 디스에이블된 상태에서 상기 복수의 어드레스 중 상기 일부를 제외한 나머지를 프리 디코딩하여 출력하는 서브 어드레스 프리 디코 더; 및상기 서브 어드레스 프리 디코더의 출력들 각각에 대응하여 상기 서브 워드라인 구동 신호를 출력하며, 상기 멀티 워드라인 테스트 신호가 디스에이블 될 때 인에이블된 상기 서브 워드라인 구동 신호의 출력 노드를 프리차지 시키는 복수 개의 서브 워드라인 구동부;를 포함하는 반도체 테스트 장치.
- 제 7 항에 있어서,상기 각 서브 워드라인 구동부는,상기 서브 어드레스 프리 디코더에서 출력되는 신호의 전위를 쉬프트하는 쉬프트부;상기 쉬프트부의 출력을 래치하는 래치부;상기 래치부의 출력을 반전 구동하여 상기 서브 워드라인 구동 신호로 출력하는 출력부; 및상기 멀티 워드라인 테스트 신호에 의해 상기 쉬프트부의 출력 노드를 프리차지시키는 프리차지부;를 포함하는 반도체 테스트 장치.
- 제 8 항에 있어서,상기 프리차지부는,상기 멀티 워드라인 테스트 신호를 반전시키는 제 1 인버터;상기 제 1 인버터의 출력과 테스트 모드에서 인에이블되는 제어 신호를 입력받는 낸드게이트; 및상기 낸드게이트의 출력을 반전시켜 상기 쉬프트부로 전달하는 제 2 인버터;를 포함하는 반도체 테스트 장치.
- 멀티 워드라인 테스트 모드 신호를 각 뱅크별로 제공되는 뱅크 제어 신호에 동기되는 멀티 워드라인 테스트 신호로 출력하는 멀티 워드라인 테스트 신호 생성부; 및상기 멀티 워드라인 테스트 신호의 인에이블에 대응하여 메인 워드라인 구동 신호와 서브 워드라인 구동 신호를 인에이블시켜 다수의 워드라인을 구동시키고, 상기 멀티 워드라인 테스트 신호의 디스에이블에 대응하여 구동된 상기 다수의 워드라인을 프리차지시키는 워드라인 제어부;를 포함함을 특징으로 하는 반도체 테스트 장치.
- 제 10 항에 있어서,상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블되는 반도체 테스트 장치.
- 제 10 항에 있어서,상기 멀티 워드라인 테스트 신호 생성부는,상기 멀티 워드라인 테스트 모드 신호를 상기 뱅크 제어 신호에 동기되는 신호로 출력하는 신호 생성부; 및상기 신호 생성부의 출력과 번인 테스트를 수행하기 위한 번인 테스트 신호 중 어느 하나라도 인에이블되면 상기 멀티 워드라인 테스트 신호를 인에이블시켜 출력하는 출력부;를 포함하는 반도체 테스트 장치.
- 제 10 항에 있어서,상기 워드라인 제어부는,어드레스의 일부 비트를 각각 프리 디코딩하고 상기 멀티 워드라인 테스트 신호에 의해 상기 프리 디코딩된 신호의 출력을 제어하는 다수의 메인 어드레스 프리 디코더;상기 다수의 메인 어드레스 프리 디코더의 출력들에 의해 상기 메인 워드라인 구동 신호를 출력하는 메인 워드라인 구동부;상기 어드레스의 일부 비트를 제외한 나머지 비트를 프리 디코딩하여 출력하는 서브 어드레스 프리 디코더;상기 서브 어드레스 프리 디코더의 각 출력을 상기 서브 워드라인 구동 신호로 출력하고, 상기 멀티 워드라인 테스트 신호에 의해 상기 워드라인 구동 신호의 출력 노드를 프리차지시키는 다수의 서브 워드라인 구동부; 및상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호를 인가받고 이들의 인에이블에 의해 동시에 다수의 워드라인을 구동하는 워드라인 구동부;를 포함하는 반도체 테스트 장치.
- 제 13 항에 있어서,상기 각 서브 워드라인 구동부는,상기 서브 어드레스 프리 디코더의 출력 전위를 레벨 쉬프트시키는 쉬프트부;상기 쉬프트부의 출력을 래치하는 래치부;상기 래치부의 출력을 반전 구동하여 상기 서브 워드라인 구동 신호로 출력하는 출력부; 및상기 멀티 워드라인 테스트 신호에 의해 상기 쉬프트부의 출력 노드를 프리차지시키는 프리차지부;를 포함하는 반도체 테스트 장치.
- 제 14 항에 있어서,상기 프리차지부는,상기 멀티 워드라인 테스트 신호를 반전시키는 제 1 인버터;상기 제 1 인버터의 출력과 테스트 모드에서 인에이블되는 제어 신호를 입력받는 낸드게이트; 및상기 낸드게이트의 출력을 반전시켜 상기 쉬프트로 인가하는 제 2 인버터;를 포함하는 반도체 테스트 장치.
- 번인 테스트 신호가 디스에이블된 상태에서 멀티 워드라인 테스트 모드 신호를 각 뱅크별로 제공되는 뱅크 제어 신호에 동기되는 멀티 워드라인 테스트 신호로 출력하는 단계;상기 멀티 워드라인 테스트 신호가 인에이블될 때 모든 메인 워드라인 구동 신호를 인에이블시키고, 서브 어드레스를 프리 디코딩하여 서브 워드라인 구동 신호를 인에이블시키며, 상기 메인 워드라인 구동 신호와 상기 서브 워드라인 구동 신호에 의해 동시에 다수의 워드라인을 구동하는 단계; 및상기 멀티 워드라인 테스트 신호가 디스에이블될 때 상기 구동된 다수의 워드라인을 프리차지하는 단계;를 포함하는 반도체 테스트 방법.
- 제 16 항에 있어서,상기 뱅크 제어 신호는 액티브 신호에 의해 인에이블되고 프리차지 신호에 의해 디스에이블되는 반도체 테스트 방법.
- 제 16 항에 있어서,상기 멀티 워드라인 테스트 신호는 상기 번인 테스트 신호가 인에이블되는 동안 인에이블 상태를 유지하는 반도체 테스트 방법.
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