KR970016872A - 프로그래머블 컨트롤러 - Google Patents

프로그래머블 컨트롤러 Download PDF

Info

Publication number
KR970016872A
KR970016872A KR1019960042852A KR19960042852A KR970016872A KR 970016872 A KR970016872 A KR 970016872A KR 1019960042852 A KR1019960042852 A KR 1019960042852A KR 19960042852 A KR19960042852 A KR 19960042852A KR 970016872 A KR970016872 A KR 970016872A
Authority
KR
South Korea
Prior art keywords
instruction
stage
memory
programmable controller
value
Prior art date
Application number
KR1019960042852A
Other languages
English (en)
Other versions
KR100260012B1 (ko
Inventor
다쯔오 마스다
히로시 사까이
아끼라 야부따
Original Assignee
이마이 기요스께
마쯔시따 덴꼬 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP7253398A external-priority patent/JPH0997180A/ja
Priority claimed from JP28377795A external-priority patent/JP3206394B2/ja
Priority claimed from JP7282826A external-priority patent/JP3063593B2/ja
Priority claimed from JP03848596A external-priority patent/JP3185649B2/ja
Priority claimed from JP03807296A external-priority patent/JP3651099B2/ja
Priority claimed from JP09128396A external-priority patent/JP3414579B2/ja
Priority claimed from JP09128296A external-priority patent/JP3481039B2/ja
Application filed by 이마이 기요스께, 마쯔시따 덴꼬 가부시끼가이샤 filed Critical 이마이 기요스께
Publication of KR970016872A publication Critical patent/KR970016872A/ko
Application granted granted Critical
Publication of KR100260012B1 publication Critical patent/KR100260012B1/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

프로그래머블 컨트롤러는 명령 페칭 연산을 실행하기 위한 제1스테이지 IF, 명령을 디코딩하고 범용 레지스터로부터 데이타를 페칭하기 위한 제2스테이지 ID/RF, 산술 및 논리 연산, 데이타 어드레스 계산, 또는 타겟 분기선의 유효 어드레스의 계산을 실행하기 위한 제3스테이지 EX, 데이타 메모리르 액세스하기 위한 제4스테이지 MEM, 및 비트 연산, 범용 레지스터에 대한 기록 연산, 또는 분기 연산을 실행하기 위한 제5스테이지 WB/BPU를 가지는 파이프라인 스테이지를 포함하는데, 이 스테이지들은 파이프라인 방식으로 실행된다. 파이프라인 구조가 단일화된 명령 구조로 형성된 결과, 하드웨어 및 제어를 간략화시키고 파이프라인을 다중 스테이지로 형성할 수 있게 된다.

Description

프로그래머블 컨트롤러
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 프로그래머블 콘트롤러(programmable controller)의 5단 파이프라인 구조를 도시한 예시도.
제4도는 본 발명의 일 실시예에 따른 프로그래머블 컨트롤러를 도시한 블럭도.
제8도는 본 발명의 일 실시예에 따른 프로그래머블 컨트롤러를 도시한 블럭도.
제13도는 본 발명의 프로그래머블 컨트롤러의 다른 실시예를 도시한 블럭도.
제17도는 본 발명의 프로그래머블 컨트롤러의 또 다른 실시예를 도시한 블럭도.

Claims (35)

  1. 명령 메모리로부터 명령을 페칭하기 위하여 명령 페칭 연산을 실행하기 위한 제1스테이지; 상기 명령을 디코딩하고 범용 레지스터로부터 소정의 값을 페칭하기위한 제2스테이지; 산술 또는 논리 명령, 데이타 어드레스 계산, 또는 타겟 분기선의 유효 어드레스의 계산을 실행하기 위한 제3스테이지; 데이타 메모리에 액세스하기 위한 제4스테이지; 및 비트 연산, 상기 범용 레지스터에 대한 기록 연산, 및 분기 연산 중의 어느 하나를 실행하기 위한 제5스테이지를 포함하는 명령 실행 스테이지를 포하하고, 기본 비트 처리 연산 및 복수의 비트를 포함하는 응용 처리를 실행하며, 상기 제1스테이지 내지 제5스테이지는 파이프라인 방식으로 실행되고, 상기 각각의 명령 실행 스테이지의 실행 스펙 정보는 비트 처리 연산의 결과에 기초하여 선정된 값으로 변경되며, 상기 비트 처리 명령에 후속하는 명령은 비트 처리 명령의 결과에 기초하여 무효 및 유효 중의 어느 하나로 되는 프로그래머블 컨트롤러.
  2. 제1항에 있어서, 로드 명령에 후속하는 명령이 상기 로드 명령에 따라 획득되는 데이타를 필요로 하는 경우, 상기 범용 레지스터에 상기 데이타가 기록될 때까지 상기 로드 명령에 후속하는 명령의 실행을 보류하는 프로그래머블 컨트롤러.
  3. 제2항에 있어서, 상기 로드 명령에 후속하는 명령이 저장 명령인 경우, 상기 저장 명령이 필요로 하는 값을 저장하고 있는 상기 범용 레지스터가 상기 로드 명령에 의해 갱신되는 때에는, 상기 저장 명령의 상기 제3스테이지 및 제4스테이지의 어느 하나의 스테이지가 상기 로드 명령의 상기 제3스테이지 및 제4스테이지의 어느 하나의 스테이지가 상기 로드 명령에 따라 제5스테이지에서 상기 범용 레지스터에 저장되는 상기 데이타를 취하고 상기 데이타 메모리에 기록하는 프로그래머블 컨트롤러.
  4. 제1항에 있어서, 상기 제2스테이지에 제공되는 수단으로서, 상기 범용 레지스터의 출력, 상기 제3스테이의 ALU의 출력, 및 상기 제4스테이지로 공급되는 상기 ALU의 출력 중에서 상기 제3스테이지의 상기 ALU의 어느 한 입력을 선택하기 위한 선택 수단을 더 포함하는 프로그래머블 컨트롤러.
  5. 제1항에 있어서, 상기 제3스테이지에 제공되는 수단으로서, 상기 제2스테이지로부터 ALU의 어느 한 입력으로 출력되는 값, 상기 제4스테이지로 공급되는 상기 ALU의 출력, 및 상기 제5스테이지로 공급되는 상기 ALU의 출력 중에서 상기 제3스테이지의 상기 ALU의 어느 한 입력을 선택하기 위한 선택 수단을 더 포함하는 프로그래머블 컨트롤러.
  6. 제1항에 있어서, 상기 제3스테이지는 분기 조건의 결정을 실행하며, 상기 제5스테이지의 분기 연산을 실행하며, 상기 분기 조건이 만족되는 경우에 상기 파이프라인에 이미 포함된 무효 명령의 실행이 금지되는 프로그래머블 컨트롤러.
  7. 제1항에 있어서, 하나의 파이프라인 스테이지의 시간 이내에 완료될 수 없는 연산을 포함하는 명령을 실행하기 위한 연산 블력을 더 포함하며, 상기 하나의 파이프라인 스테이지의 시간 이내에 완료될 수 없는 연산을 포함하는 명령이 실행되는 경우, 상기 명령의 연산을 완료하는데 필요한 시간 동안만 프로그램 카운터의 증가를 인터럽트시킴과 더불어 레지스터에 값을 다시 기록하기 위한 신호 및 데이타 메모리에 데이타를 기록하기 위한 신호를 포함하는 제반 신호들을 무효화시킴으로써, 상기 파이프라인을 보류시켜 상기 명령을 실행하는 프로그래머블 컨트롤러.
  8. 제7항에 있어서, 요구되는 연산 시간이 불명확한 명령이 실행되는 경우, 상기 프로그램 카운터의 증가를 인터럽트시킴과 더불어, 레지스터에 값을 다시 기록하기 위한 신호 또는 데이타 메모리에 데이타를 기록하기 위한 신호를 포함하는 제어 신호들을 무효화시킴으로써, 상기 명령을 실행하는 연산 블럭으로부터 연산 완료 신호가 수신될 때까지 상기 파이프라인을 보류시켜 상기 명령을 실행하는 프로그래머블 컨트롤러.
  9. 제7항에 있어서, 복수의 상기 명령이 실행되며, 상기 프로그램 카운터의 증가를 인터럽트시킴과 더불어, 레지스터에 값을 다시 기록하기 위한 신호 또는 데이타 메모리에 데이타를 기록하기 위한 신호를 포함하는 제어 신호들을 무효화시킴으로써, 상기 명령을 실행하는 연산 블럭으로부터 연산 완료 신호가 수신될 때까지 상기 파이프라인을 보류시켜 상기 명령을 실행하는 프로그래머블 컨트롤러.
  10. 제8항에 있어서, 복수의 상기 명령이 실행되며, 상기 프로그램 카운터의 증가를 인터럽트시킴과 더불어 레지스터에 값을 다시 기록하기 위한 신호 또는 데이타 메모리에 데이타를 기록하기 위한 신호를 포함하는 제어 신호들을 무효화시킴으로써, 상기 명령을 실행하는 연산 블럭으로부터 연산 완료 신호가 수신될 때까지 상기 파이프라인을 보류시켜 상기 명령을 실행하는 프로그래머블 컨트롤러.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 연산 블럭은 복수의 유형을 가지는 데이타의 길이의 연산에 대처할 수 있도록 구성되며, 또한 상기 연산 블럭은 선정된 비트 위치에 설정된 값을 가지는 입력을 수신하고 필요에 따라 미사용 비트 위치의 값을 소거시키도록 구성되는 프로그래머블 컨트롤러.
  12. 제7항에 있어서, 상기 하나의 파이프라인 스테이지의 시간 이내에 실행될 수 없는 연산을 포함하는 명령이 실행되는 경우, 상기 명령이 연산 결과를 복수의 범용레지스터에 저장하는 때에는, 상기 연산 결과를 상기 레지스터에 다시 기록해 넣는 연산들이 모두 완료될 때까지 선정되 정보가 유지되는 프로그래머블 컨트롤러.
  13. 제7항에 있어서, 상기 하나의 파이프라인 스테이지의 시간 이내에 실행될 수 없는 연산을 포함하는 명령이 실행되는 경우에는, 상기 명령을 디코딩하는 스테이지와 상기 명령을 실행하기 위한 스테이지 사이에 제공되는 파이프라인 레지스터에서 상기 명령의 인수와 제어 신호 중의 어느 하나가 필요한 시간 동안 유지되는 프로그래머블 컨트롤러.
  14. 제1항에 있어서, 로드 명령 및 저장 명령을 포함하는 메모리 액세스 명령 외에 상기 비트 처리 명령을 특별하게 사용하기 위한 메모리 어드레스 계산 블럭을 더 포함하는 프로그래머블 컨트롤러.
  15. 제14항에 있어서, 상기 비트 처리 명령과 함께 사용하도록 특별하게 설계된 상기 메모리 어드레스 계산 블럭은 복수의 파이프라인 사이클에 대한 상기 데이타 메모리의 어드레스를 계산하고 메모리 액세스 요청 신호를 발생시킴으로써, 상기 복구의 인접한 파이프라인 스테이지들의 메모리에 대한 액세스를 수행하는 프로그래머블 컨트롤러.
  16. 제1항에 있어서, 상기 비트 처리 명령을 특별하게 실행하기 위한 회로 블럭을 더 포함하며, 상기 회로 블럭은 데이타를 메모리에 기록하거나 메모리로부터 데이타를 판독하기 위하여 메모리 기록 요청 신호와 메모리 기록 데이타 중의 적어도 어느 하나와 메모리 어드레스를 출력하는 프로그래머블 컨트롤러.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 이전의 명령이 상기 비트 처리 명령임을 나타내는 제어신호는 파이프라인 레지스터에서 제공되며, 상기 비트 처리 명령에 후속하는 명령의 실행을 보류할 필요가 있는 경우 상기 프로그래머를 컨트롤러는 프로그램 카운터의 증가를 보류시켜, 상기 프로그램 카운터의 증가를 보류시키는 것만으로 상기 명령의 실행을 보류시킬 수 없는 경우에도 상기 명령의 디코딩 결과를 다시 재기록 함으로써 상기 비트 처리 명령을 후속하는 상기 명령을 보류시키는 프로그래머블 컨트롤러.
  18. 제17항에 있어서, 상기 회로 블럭이 상기 제어 신호를 출력하는 프로그래머블 컨트롤러.
  19. 제1항에 있어서, 입력이 변화할 때에만 실행되는 이분 명령을 특별하게 사용하기 위한 데이타 메모리를 더 포함하며, 그 메모리의 어드레스 버스는 상기 데이타 메모리와 상기 프로그래머를 컨트롤러의 상기 명령 메모리 사이에서 공유되는 프로그래머블 컨트롤러.
  20. 제19항에 있어서, 상기 비트 처리 명령을 특별하게 실행하기 위한 회로 블럭을 더 포함하며, 상기 명령이 페칭될 때의 상기 명령 메모리의 어드레스는 파이프라인 레지스터로 인입되며, 상기 파이프라인 레지스터를 통한 상기 비트 처리 명령과 함께 사용하도록 특별하게 설계된 상기 회로 블럭으로 상기 페칭된 에더레스가 순차적으로 전달되며, 상기 미분 명령의 결과가 상기 데이타 메모리로 다시 기록되는 경우, 상기 명령 메모리의 상기 전달된 어드레스는 상기 메모리로 데이타를 기입하는데 사용하기 위한 어드레스로서 사용되는 프로그래머블 컨트롤러.
  21. 제19항 또는 제20항에 있어서, 상기 미분 명령의 결과가 상기 데이타 메모리로 다시 기록되는 경우, 상기 프로그램 카운터의 증가 중의 어느 하나는 상기 명령의 페칭을 보장하기 위하여 보류되며, 상기 명령 메모리부터 획득된 상기 명령은 후속되는 연산에 어떠한 영향도 미치지 않는 명령으로 재기록되는 프로그래머블 컨트롤러.
  22. 제1항에 있어서 상기 비트 처리 명령을 특별하게 사용하기 위한 메모리 어드레스 계산 블럭, 상기 비트 처리 명령을 특별하게 실행하기 위한 회로 블럭, 및 입력이 변화하는 경우에만 실행되는 미분 명령을 특별하게 사용하기 위한 데이타 메모리를 더 포함하며, 상기 비트 처리 명령 및 상기 미분 명령의 경우 필요에 따라 명령을 보류시킴으로써 상기 명령의 페칭을 보장하는 프로그래머블 컨트롤러.
  23. 제1항에 있어서, 지표 부착 명령이 존재하는 경우, 상기 비트 처리 명령의 명령 코드는 상기 지표 부착 명령을 지시하는 플래그를 제공하며, 선정된 값을 범용 레지스터로부터 판독되며, 비트 처리를 실행하기 위하여 데이타 메모리로부터 데이타를 판독하기 위한 어드레스로서 상기 비트 처리 명령의 상기 명령 코드의 순시값에 의해 제공되는 어드레스 대신에 상기 선정된 데이타를 사용하는 프로그래머블 컨트롤러.
  24. 제1항에 있어서, 프리셋 값(preset value)이 지표 부착 명령에 의해 수정되는 경우, 상기 비트 처리 명령의 일부에 해당하는 타이머 또는 카운터 명령의 명령 코드가 상기 지표 부착 명령에 의해 수정된 상기 프리셋 값을 지시하는 플래그를 제공하며, 선정된 값은 범용 레지스터로부터 판독되며, 타이머 또는 카운터 명령을 실행하기 위한 프리셋 값으로서 상기 비트 처리 명령의 명령 로드가 제공하는 어드레스의 데이타 메모리로부터 판독된 프리셋 데이타 대신에 상기 선정된 데이타를 사용하는 프로그래머블 컨트롤러.
  25. 제1항에 있어서, 프로그램 카운터를 동작시키기 위한 클럭 신호보다 빠른 타이밍에서 변화하는 클럭신호에 의해 동작되는 레지스터를 더 포함하며, 상기 프로그램의 값에 1을 가산함으로써 얻어지는 값을 상기 레지스터로 래칭시키며, 명령을 페칭하기 위하여 상기 프로그램 카운터의 값 대신에 상기 레지스터의 값을 상기 명령 메모리의 어드레스로서 사용하며, 상기 프로그램 카운터의 증가를 보류시키기 위한 상기 제어 신호가 증가 연산을 보류시키기 위한 신호에 해당하는 경우, 상기 명령 메모리로부터 판독된 상기 값은 명령을 페칭하는 상기 명령 레지스터로 로딩되지 않으며, 상기 명령 레지스터의 값이 유지되는 프로그래머블 컨트롤러.
  26. 제25항에 있어서, 상기 분기 명령이 실행될 때 상기 분기 조건이 만족되는 경우, 상기 분리 명령의 실행중에 계산된 타겟 분기선의 어드레스를 상기 명령 메모리의 어드레스로서 사용하여, 명령을 페칭할 수 있게 하는 프로그래머블 컨트롤러.
  27. 제25항에 있어서, 미분 명령이 실행될 때 계산된 상기 비트 메모리의 어드레스를 사용함으로써 비트 메모리가 재기록될 수 있는 프로그래머블 컨트롤러.
  28. 제25항에 있어서, 상기 프로그래머블 컨트롤러가 기동되는 경우, 상기 프로그래머블 컨트롤러가 기동되기 전에 외부로부터 설정된 상기 프로그램 카운터의 초기값을 기초로 하여 상기 명령 메모리의 올바른 어드레스로루터 명령을 페칭할 수 있는 프로그래머블 컨트롤러.
  29. 제1항에 있어서, 명령이 페칭되는 경우, 프로그램 카운터의 값은 파이프라인 레지스터로 전달되며, 상기 파이프라인 레지스터를 통해 전달된 상기 프로그램 카운터의 값은 상기 프로그래머블 컨트롤러가 보류되는 때의 상기 프로그램 카운터의 값을 계산하기 위하여 사용되는 프로그래머블 컨트롤러.
  30. 제29항에 있어서, 기동/정지 제어 연산을 수행하기 위한 스테이트 머신을 더 포함하며, 상기 스테이트 머신은 상기 파이프라인 레지스터가 제공하는 상기 프로그램 카운터의 값을 판독하고, 상기 보류된 연산의 스펙에 따라 이전에 획득된 값을 기초로 하여 상기 프로그래머블 컨트롤러가 보류되는 때의 상기 프로그램 카운터의 값을 계산하며, 상기 프로그래머블 컨트롤러가 보류되기 전에 상기 프로그램 카운터에 상기 계산된 값을 기록하는 프로그래머블 컨트롤러.
  31. 제30항에 있어서, 상기 정지 조건이 만족되고 상기 보류 연산이 개시될 때, 상기 파이프라인으로 이미 도입된 상기 명령의 실행을 무효화시켜 무효 명령이 실행되지 못하도록 하는 프로그래머블 컨트롤러.
  32. 제1항에 있어서, 복수의 플래그 값을 포함하는 명령 실행 조건이 결정되며, 상기 제3스테이지의 상기 명령 실행 조건이 만족될 때에만 특별한 명령이 실행되는 프로그래머블 컨트롤러.
  33. 제32항에 있어서, 상기 명령 실행 조건을 포함하는 플래그를 갱신시키기 위한 플래그 설정 명령은 완료되어 상기 플래그 설정 명령 직후의 명령에 대한 명령 실행 스테이지가 개시될 때 플래그를 갱신시키며, 상기 명령이 실행되는지 또는 무효화되는지에 대한 결정을 일관되게 제어하면서 상기 명령을 실행하는 프로그래머블 컨트롤러.
  34. 제32항에 있어서, 상기 명령 실행 조건을 포함하는 플래그를 갱신시키기 위한 여러가지 유형의 산술 연산 명령은 완료되어 상기 산술 연산 명령 직후의 명령에 대한 명령 실행 스테이지가 개시될 때 플래그를 갱신시키며, 상기 명령이 실행되는지 또는 무효화되는지에 대한 결정을 일관되게 제어하면서 상기 명령을 실행하는 프로그래머블 커트롤러.
  35. 제32항에 있어서, 상기 명령 실행 조건은 제5스테이지에서 비트 연산 처리를 수행하기 위한 상기 비트 처리 명령에 의해 갱신되는 플래그에 의하여 형성되고, 상기 파이프라인 레지스터에 제어 신호가 제공되며, 상기 제어 신호는 당시의 명령이 상기 명령 실행 조건에 관련된 상기 플래그를 갱신하기 위한 상기 비트 처리 명령임을 나타내며 상기 명령 실행 조건이 결정되지 않은 동안 상기 명령의 실행은 상기 제어 신호를 기초로 하여 보류되고, 상기 명령이 실행되는지 또는 무효화되는지에 대한 결정을 일관되게 제어하면서 상기 명령을 실행하는 프로그래머블 컨트롤러.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960042852A 1995-09-29 1996-09-30 프로그래머블 컨트롤러 KR100260012B1 (ko)

Applications Claiming Priority (14)

Application Number Priority Date Filing Date Title
JP95-253398 1995-09-29
JP7253398A JPH0997180A (ja) 1995-09-29 1995-09-29 プログラマブルコントローラ
JP28377795A JP3206394B2 (ja) 1995-10-31 1995-10-31 ５段パイプライン構造のプログラマブルコントローラ
JP95-282826 1995-10-31
JP7282826A JP3063593B2 (ja) 1995-10-31 1995-10-31 プログラマブルコントローラ
JP95-283777 1995-10-31
JP96-038072 1996-02-26
JP03848596A JP3185649B2 (ja) 1996-02-26 1996-02-26 プログラマブルコントローラ
JP96-038485 1996-02-26
JP03807296A JP3651099B2 (ja) 1996-02-26 1996-02-26 プログラマブルコントローラ
JP96-091282 1996-04-12
JP09128396A JP3414579B2 (ja) 1996-04-12 1996-04-12 プログラマブルコントローラ
JP96-091283 1996-04-12
JP09128296A JP3481039B2 (ja) 1996-04-12 1996-04-12 プログラマブルコントローラ

Publications (2)

Publication Number Publication Date
KR970016872A true KR970016872A (ko) 1997-04-28
KR100260012B1 KR100260012B1 (ko) 2000-06-15

Family

ID=27564464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960042852A KR100260012B1 (ko) 1995-09-29 1996-09-30 프로그래머블 컨트롤러

Country Status (5)

Country Link
US (1) US5933651A (ko)
EP (1) EP0766155B1 (ko)
KR (1) KR100260012B1 (ko)
CN (1) CN1137421C (ko)
DE (1) DE69621091T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1115773A (ja) * 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
KR100398759B1 (ko) * 1999-05-28 2003-09-19 미쓰비시덴키 가부시키가이샤 프로그래머블 컨트롤러
US6490674B1 (en) * 2000-01-28 2002-12-03 Hewlett-Packard Company System and method for coalescing data utilized to detect data hazards
US7395411B2 (en) * 2005-03-14 2008-07-01 Sony Computer Entertainment Inc. Methods and apparatus for improving processing performance by controlling latch points
CN1333334C (zh) * 2005-08-15 2007-08-22 中国航天时代电子公司第七七一研究所 微处理器的整数单元中五级容错流水结构的实现方法
US8099448B2 (en) * 2005-11-02 2012-01-17 Qualcomm Incorporated Arithmetic logic and shifting device for use in a processor
US8429384B2 (en) * 2006-07-11 2013-04-23 Harman International Industries, Incorporated Interleaved hardware multithreading processor architecture
CN101526896B (zh) * 2009-01-22 2011-11-23 杭州中天微***有限公司 嵌入式处理器的加载/存储单元
JP5473817B2 (ja) * 2010-07-23 2014-04-16 三菱電機株式会社 プログラマブルコントローラおよびバス変換器
JP5393899B2 (ja) * 2010-11-19 2014-01-22 三菱電機株式会社 システム構築支援ツールおよびシステム構築支援装置
US8612726B2 (en) * 2010-12-07 2013-12-17 King Fahd University Of Petroleum And Minerals Multi-cycle programmable processor with FSM implemented controller selectively altering functional units datapaths based on instruction type
JP5480793B2 (ja) * 2010-12-10 2014-04-23 株式会社日立製作所 プログラマブルコントローラ
CN103677965B (zh) * 2014-01-03 2017-03-22 北京神舟航天软件技术有限公司 一种全数字快速仿真方法
JP2018120449A (ja) * 2017-01-26 2018-08-02 ソニーセミコンダクタソリューションズ株式会社 演算処理装置および情報処理システム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4270184A (en) * 1978-03-16 1981-05-26 Tokyo Shibaura Denki Kabushiki Kaisha Microprocessor-based programmable logic controller
US4307447A (en) * 1979-06-19 1981-12-22 Gould Inc. Programmable controller
US4521851A (en) * 1982-10-13 1985-06-04 Honeywell Information Systems Inc. Central processor
DE3302929A1 (de) * 1983-01-28 1984-08-02 Siemens AG, 1000 Berlin und 8000 München Speicherprogrammierbare steuerung
US4870614A (en) * 1984-08-02 1989-09-26 Quatse Jesse T Programmable controller ("PC") with co-processing architecture
JPH081599B2 (ja) * 1988-02-24 1996-01-10 三菱電機株式会社 データ処理装置
US4985825A (en) * 1989-02-03 1991-01-15 Digital Equipment Corporation System for delaying processing of memory access exceptions until the execution stage of an instruction pipeline of a virtual memory system based digital computer
JP2834837B2 (ja) * 1990-03-30 1998-12-14 松下電工株式会社 プログラマブルコントローラ
CA2045756C (en) * 1990-06-29 1996-08-20 Gregg Bouchard Combined queue for invalidates and return data in multiprocessor system
US5333284A (en) * 1990-09-10 1994-07-26 Honeywell, Inc. Repeated ALU in pipelined processor design
JP2682232B2 (ja) * 1990-11-21 1997-11-26 松下電器産業株式会社 浮動小数点演算処理装置
JP2874351B2 (ja) * 1991-01-23 1999-03-24 日本電気株式会社 並列パイプライン命令処理装置
JP2848060B2 (ja) * 1991-10-24 1999-01-20 株式会社日立製作所 プログラマブルコントローラおよびシーケンス制御方法
JP3369204B2 (ja) * 1991-10-25 2003-01-20 株式会社東芝 プログラマブルコントローラ
WO1994009416A1 (en) * 1992-10-19 1994-04-28 Siemens Industrial Automation, Inc. High speed programmable logic controller
EP0649084A1 (en) * 1993-10-18 1995-04-19 Cyrix Corporation Microprocessor branch processing
SG52391A1 (en) * 1994-01-03 1998-09-28 Intel Corp Method and apparatus for implementing a four stage branch resolution system in a computer processor
JP3000857B2 (ja) * 1994-08-31 2000-01-17 松下電工株式会社 プログラマブルコントローラ

Also Published As

Publication number Publication date
DE69621091T2 (de) 2002-12-19
DE69621091D1 (de) 2002-06-13
CN1137421C (zh) 2004-02-04
EP0766155A1 (en) 1997-04-02
EP0766155B1 (en) 2002-05-08
KR100260012B1 (ko) 2000-06-15
CN1153933A (zh) 1997-07-09
US5933651A (en) 1999-08-03

Similar Documents

Publication Publication Date Title
US5774737A (en) Variable word length very long instruction word instruction processor with word length register or instruction number register
US7624253B2 (en) Determining register availability for register renaming
JP3881763B2 (ja) データ処理装置
US5461722A (en) Parallel processing apparatus suitable for executing in parallel a plurality of instructions including at least two branch instructions
JP2007058875A (ja) コンピュータシステムのためのプログラマブルなブランチ予測システムおよび方法
KR970016872A (ko) 프로그래머블 컨트롤러
KR20010030587A (ko) 데이터 처리장치
KR20040016829A (ko) 파이프라인식 프로세서에서의 예외 취급 방법, 장치 및시스템
JP2535252B2 (ja) 並列処理装置
US8209519B2 (en) Suspending write back of valid data in pipeline register to register file and cancelling when overwritten by subsequent instruction
KR100316710B1 (ko) 병렬 프로세서를 위한 무순서 명령어 발행 방법 및 장치
TWI836108B (zh) 資料結構放棄
US20030110367A1 (en) External microcode
US6732251B2 (en) Register file circuitry
US7886133B2 (en) Information processing apparatus and method for accelerating information processing
JPS6232508B2 (ko)
JPH1173301A (ja) 情報処理装置
KR100515039B1 (ko) 조건부 명령어를 고려한 파이프라인 상태 표시 회로
JP3405106B2 (ja) プログラマブルコントローラ
JP2781779B2 (ja) 分岐制御回路
JPH033037A (ja) マイクロプログラム制御方式
JPH05307483A (ja) レジスタ書き込み制御方法および回路
JPH07281924A (ja) トレース装置及びこれを備えたエミュレータ
JPH09231074A (ja) プログラマブルコントローラ
JPH04107630A (ja) 中央処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120302

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee