JP3405106B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP3405106B2 JP3405106B2 JP01436397A JP1436397A JP3405106B2 JP 3405106 B2 JP3405106 B2 JP 3405106B2 JP 01436397 A JP01436397 A JP 01436397A JP 1436397 A JP1436397 A JP 1436397A JP 3405106 B2 JP3405106 B2 JP 3405106B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- buffer
- address
- tag
- executed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Programmable Controllers (AREA)
- Advance Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のステージを
パイプライン実行するパイプライン構造のプログラマブ
ルコントローラに関するものである。
パイプライン実行するパイプライン構造のプログラマブ
ルコントローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラは産業用装
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、高速化に応じて、より多数の入出
力信号を高速に処理することが求められている。このた
め、ビット処理を主とする基本命令と、複数ビットの応
用命令処理を行うことのできる専用ハードウェア（プロ
セッサ）で高速化を実現し、通信処理・周辺処理などを
行う汎用マイクロプロセッサと組み合わせてプログラマ
ブルコントローラを構成している。この専用ハードウェ
ア（プロセッサ）の構造として、従来は、以下のような
３段パイプライン構造で命令を実行していた。
置、機械、ＦＡ機器の制御に広く用いられており、対象
となる装置の複雑化、高速化に応じて、より多数の入出
力信号を高速に処理することが求められている。このた
め、ビット処理を主とする基本命令と、複数ビットの応
用命令処理を行うことのできる専用ハードウェア（プロ
セッサ）で高速化を実現し、通信処理・周辺処理などを
行う汎用マイクロプロセッサと組み合わせてプログラマ
ブルコントローラを構成している。この専用ハードウェ
ア（プロセッサ）の構造として、従来は、以下のような
３段パイプライン構造で命令を実行していた。
【０００３】
第１ステージ：命令フェッチ
第２ステージ：命令デコード、レジスタフェッチ、算術
論理演算、データアドレス計算、分岐先計算、 第３ステージ：メモリアクセス（リード／ライト）、分
岐、ビット演算、レジスタ書き込み
論理演算、データアドレス計算、分岐先計算、 第３ステージ：メモリアクセス（リード／ライト）、分
岐、ビット演算、レジスタ書き込み
【０００４】
【発明が解決しようとする課題】上記の３段パイプライ
ン構造では、各ステージのうち一番遅い実行ステージの
処理速度で、全体の命令実行速度が決まってしまう。こ
のようなパイプライン処理の高速化のためには、各ステ
ージの処理速度を均等にする必要があるが、この例では
命令メモリとデータメモリに同じアクセス時間のメモリ
を使用すると、第１ステージに対して第３ステージの方
がビット演算を行う分、処理時間が必要になるというア
ンバランスがある。実行速度向上のためには、パイプラ
インステージをさらに分割して多段にすれば良い。そこ
で、本発明者らは、専用ハードウェア（プロセッサ）の
命令実行サイクルを以下のような５段に要素分割した、
５段パイプライン構造を持ったプログラマブルコントロ
ーラを開発した。
ン構造では、各ステージのうち一番遅い実行ステージの
処理速度で、全体の命令実行速度が決まってしまう。こ
のようなパイプライン処理の高速化のためには、各ステ
ージの処理速度を均等にする必要があるが、この例では
命令メモリとデータメモリに同じアクセス時間のメモリ
を使用すると、第１ステージに対して第３ステージの方
がビット演算を行う分、処理時間が必要になるというア
ンバランスがある。実行速度向上のためには、パイプラ
インステージをさらに分割して多段にすれば良い。そこ
で、本発明者らは、専用ハードウェア（プロセッサ）の
命令実行サイクルを以下のような５段に要素分割した、
５段パイプライン構造を持ったプログラマブルコントロ
ーラを開発した。
【０００５】
第１ステージ：命令フェッチ
第２ステージ：命令デコード、レジスタフェッチ
第３ステージ：算術論理演算、データアドレス計算、分
岐先計算 第４ステージ：メモリアクセス（リード／ライト） 第５ステージ：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べて
パイプラインステージ間のアンバランスが改善され、パ
イプラインステージ１段あたりの所要時間も短縮される
ため、全体の命令実行速度を向上させることができる。
この５段パイプライン構造のプログラマブルコントロー
ラの概略構成図を、図３に示す。
岐先計算 第４ステージ：メモリアクセス（リード／ライト） 第５ステージ：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べて
パイプラインステージ間のアンバランスが改善され、パ
イプラインステージ１段あたりの所要時間も短縮される
ため、全体の命令実行速度を向上させることができる。
この５段パイプライン構造のプログラマブルコントロー
ラの概略構成図を、図３に示す。
【０００６】図で、ＩＦ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆ
ｅｔｃｈ）で示される第１ステージは、命令メモリＩＭ
から命令レジスタＩＲヘ次に実行する命令を読み込む命
令フェッチ処理を行うステージで、命令を格納する命令
メモリＩＭと、プログラムカウンタ制御のためのアドレ
ス計算回路ＡＤＤＲＣＡＬＣからの信号を受けて、次に
実行する命令が格納された命令メモリＩＭのアドレスを
計数するプログラムカウンタＰＣとで構成されている。
プログラムカウンタＰＣのアドレス指定に従って命令メ
モリＩＭから読み出された命令が格納される命令レジス
タＩＲは、第１ステージＩＦの実行結果を保存して、次
の第２ステージであるＩＤにその結果を伝える、パイプ
ラインレジスタＩＦ／ＩＤを兼ねている。
ｅｔｃｈ）で示される第１ステージは、命令メモリＩＭ
から命令レジスタＩＲヘ次に実行する命令を読み込む命
令フェッチ処理を行うステージで、命令を格納する命令
メモリＩＭと、プログラムカウンタ制御のためのアドレ
ス計算回路ＡＤＤＲＣＡＬＣからの信号を受けて、次に
実行する命令が格納された命令メモリＩＭのアドレスを
計数するプログラムカウンタＰＣとで構成されている。
プログラムカウンタＰＣのアドレス指定に従って命令メ
モリＩＭから読み出された命令が格納される命令レジス
タＩＲは、第１ステージＩＦの実行結果を保存して、次
の第２ステージであるＩＤにその結果を伝える、パイプ
ラインレジスタＩＦ／ＩＤを兼ねている。
【０００７】ＩＤ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏ
ｄｅ）で示される第２ステージは、命令デコーダＤＣに
よる命令デコード、及び、レジスタファイルＲＦを構成
する複数の汎用レジスタのいずれかより値を取り出すレ
ジスタフェッチ処理を行うステージで、命令のオペレー
ションコード部を解読するデコーダＤＣと、複数の汎用
レジスタで構成された汎用レジスタファイルＲＦとで構
成されている。汎用レジスタファイルＲＦには、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタＩＤ／ＥＸのＳ１に接続され、他方の出力はパイプ
ラインレジスタＩＤ／ＥＸのＳ２に接続されている。ま
た、命令デコーダＤＣで解読された値もパイプラインレ
ジスタＩＤ／ＥＸの所定の箇所に格納される。
ｄｅ）で示される第２ステージは、命令デコーダＤＣに
よる命令デコード、及び、レジスタファイルＲＦを構成
する複数の汎用レジスタのいずれかより値を取り出すレ
ジスタフェッチ処理を行うステージで、命令のオペレー
ションコード部を解読するデコーダＤＣと、複数の汎用
レジスタで構成された汎用レジスタファイルＲＦとで構
成されている。汎用レジスタファイルＲＦには、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタＩＤ／ＥＸのＳ１に接続され、他方の出力はパイプ
ラインレジスタＩＤ／ＥＸのＳ２に接続されている。ま
た、命令デコーダＤＣで解読された値もパイプラインレ
ジスタＩＤ／ＥＸの所定の箇所に格納される。
【０００８】次に、ＥＸ（ＥＸｅｃｕｔｅ）で示される
第３ステージは、算術論理演算ユニットＡＬＵによっ
て、算術論理演算またはデータアドレス計算または分岐
先の実効アドレスを計算する分岐先計算を行うステージ
で、算術論理演算ユニットＡＬＵの一方の入力は、パイ
プラインレジスタＩＤ／ＥＸのＳ１の出力に接続され、
他方の入力は、パイプラインレジスタＩＤ／ＥＸのＳ２
の出力に接続されている。また、算術論理演算ユニット
ＡＬＵは、パイプラインレジスタＩＤ／ＥＸの所定の箇
所に格納された、デコードされた命令の値によって制御
され、算術論理演算ユニットＡＬＵの出力は、パイプラ
インレジスタＥＸ／ＭＥＭのＤの箇所に格納される。
第３ステージは、算術論理演算ユニットＡＬＵによっ
て、算術論理演算またはデータアドレス計算または分岐
先の実効アドレスを計算する分岐先計算を行うステージ
で、算術論理演算ユニットＡＬＵの一方の入力は、パイ
プラインレジスタＩＤ／ＥＸのＳ１の出力に接続され、
他方の入力は、パイプラインレジスタＩＤ／ＥＸのＳ２
の出力に接続されている。また、算術論理演算ユニット
ＡＬＵは、パイプラインレジスタＩＤ／ＥＸの所定の箇
所に格納された、デコードされた命令の値によって制御
され、算術論理演算ユニットＡＬＵの出力は、パイプラ
インレジスタＥＸ／ＭＥＭのＤの箇所に格納される。
【０００９】次に、ＭＥＭ（ＭＥＭｏｒｙ ａｃｃｅｓ
ｓ）で示される第４ステージは、データメモリＤＭヘの
メモリアクセス処理を行うステージで、パイプラインレ
ジスタＥＸ／ＭＥＭのＤの箇所に格納されていた値は、
データメモリＤＭの所定アドレスのメモリに格納される
と共に、パイプラインレジスタＭＥＭ／ＷＢの所定箇所
に出力される。または、データメモリＤＭの所定アドレ
スに格納されていた値がパイプラインレジスタＭＥＭ／
ＷＢの所定箇所に格納される。
ｓ）で示される第４ステージは、データメモリＤＭヘの
メモリアクセス処理を行うステージで、パイプラインレ
ジスタＥＸ／ＭＥＭのＤの箇所に格納されていた値は、
データメモリＤＭの所定アドレスのメモリに格納される
と共に、パイプラインレジスタＭＥＭ／ＷＢの所定箇所
に出力される。または、データメモリＤＭの所定アドレ
スに格納されていた値がパイプラインレジスタＭＥＭ／
ＷＢの所定箇所に格納される。
【００１０】最後に、ＷＢ（Ｗｒｉｔｅ Ｂａｃｋ）で
示される第５ステージは、ビット演算または汎用レジス
タへの書き込み処理または分岐処理を行うステージで、
汎用レジスタへの書き込み処理の場合は、パイプライン
レジスタＭＥＭ／ＷＢの所定箇所に格納されていた値
が、レジスタファイルＲＦの所定の汎用レジスタに格納
される。
示される第５ステージは、ビット演算または汎用レジス
タへの書き込み処理または分岐処理を行うステージで、
汎用レジスタへの書き込み処理の場合は、パイプライン
レジスタＭＥＭ／ＷＢの所定箇所に格納されていた値
が、レジスタファイルＲＦの所定の汎用レジスタに格納
される。
【００１１】図３では、命令メモリＩＭから命令を取り
出す命令フェッチ処理を行う第１ステージＩＦと、命令
デコード処理及び汎用レジスタから値を取り出すレジス
タフェッチ処理を行う第２ステージＩＤと、算術論理演
算処理またはデータアドレス演算処理または分岐先の実
効アドレス計算処理または分岐条件の判定処理を行う第
３ステージＥＸと、データメモリＤＭへのメモリアクセ
ス処理または分岐処理を行う第４ステージＭＥＭと、ビ
ット演算処理または前記汎用レジスタへの書き込み処理
または分岐処理を行う第５ステージＷＢの、５つのステ
ージをパイプライン実行する縮小命令型の５段パイプラ
イン構造のプログラマブルコントローラを例示したが、
これは説明のために示したのであって、この発明は縮小
命令型のプロセッサや５段パイプラインに限定するもの
ではない。
出す命令フェッチ処理を行う第１ステージＩＦと、命令
デコード処理及び汎用レジスタから値を取り出すレジス
タフェッチ処理を行う第２ステージＩＤと、算術論理演
算処理またはデータアドレス演算処理または分岐先の実
効アドレス計算処理または分岐条件の判定処理を行う第
３ステージＥＸと、データメモリＤＭへのメモリアクセ
ス処理または分岐処理を行う第４ステージＭＥＭと、ビ
ット演算処理または前記汎用レジスタへの書き込み処理
または分岐処理を行う第５ステージＷＢの、５つのステ
ージをパイプライン実行する縮小命令型の５段パイプラ
イン構造のプログラマブルコントローラを例示したが、
これは説明のために示したのであって、この発明は縮小
命令型のプロセッサや５段パイプラインに限定するもの
ではない。
【００１２】従来例では、乗算命令・除算命令・微分命
令など実行サイクルが規定のパイプライン段数を越える
場合、後続の命令実行を停止させている。例えば、以下
の例において、乗算命令の後の加算命令と論理積命令は
原理的には実行可能であるが、従来例ではこれらの命令
の実行を停止させている。 アドレス 命令 １６ ビット処理命令（スタート） １７ メモリリード命令 Ｌｏａｄ Ｒ１ １８ メモリリード命令 Ｌｏａｄ Ｒ２ １９ 乗算命令 Ｍｕｌｔ Ｒ１＊Ｒ２→Ｒ３ ２０ 加算命令 （実行可能）Ａｄｄ Ｒ１＋Ｒ２→Ｒ４ ２１ 論理積命令（実行可能）Ａｎｄ Ｒ１and Ｒ２→Ｒ５ ２２ 加算命令 Ａｄｄ Ｒ３＋Ｒ１→Ｒ６ ２３ 加算命令 Ａｄｄ Ｒ５＋Ｒ６→Ｒ７ ２４ メモリライト命令 ＳｔｏｒｅＲ７
令など実行サイクルが規定のパイプライン段数を越える
場合、後続の命令実行を停止させている。例えば、以下
の例において、乗算命令の後の加算命令と論理積命令は
原理的には実行可能であるが、従来例ではこれらの命令
の実行を停止させている。 アドレス 命令 １６ ビット処理命令（スタート） １７ メモリリード命令 Ｌｏａｄ Ｒ１ １８ メモリリード命令 Ｌｏａｄ Ｒ２ １９ 乗算命令 Ｍｕｌｔ Ｒ１＊Ｒ２→Ｒ３ ２０ 加算命令 （実行可能）Ａｄｄ Ｒ１＋Ｒ２→Ｒ４ ２１ 論理積命令（実行可能）Ａｎｄ Ｒ１and Ｒ２→Ｒ５ ２２ 加算命令 Ａｄｄ Ｒ３＋Ｒ１→Ｒ６ ２３ 加算命令 Ａｄｄ Ｒ５＋Ｒ６→Ｒ７ ２４ メモリライト命令 ＳｔｏｒｅＲ７
【００１３】このプログラムでは、アドレス１７、１８
のメモリリード命令によりレジスタＲ１とＲ２にメモリ
のデータを読み込み、アドレス１９の乗算命令によりレ
ジスタＲ１とＲ２の乗算結果をレジスタＲ３に格納し、
アドレス２０の加算命令によりレジスタＲ１とＲ２の和
をレジスタＲ４に格納し、アドレス２１の論理積命令に
よりレジスタＲ１とＲ２の論理積をレジスタＲ５に格納
し、アドレス２２の加算命令によりレジスタＲ３とＲ１
の和をレジスタＲ６に格納し、アドレス２３の加算命令
によりレジスタＲ５とＲ６の和をレジスタＲ７に格納
し、アドレス２４のメモリライト命令によりレジスタＲ
７のデータをメモリに書き込んでいる。
のメモリリード命令によりレジスタＲ１とＲ２にメモリ
のデータを読み込み、アドレス１９の乗算命令によりレ
ジスタＲ１とＲ２の乗算結果をレジスタＲ３に格納し、
アドレス２０の加算命令によりレジスタＲ１とＲ２の和
をレジスタＲ４に格納し、アドレス２１の論理積命令に
よりレジスタＲ１とＲ２の論理積をレジスタＲ５に格納
し、アドレス２２の加算命令によりレジスタＲ３とＲ１
の和をレジスタＲ６に格納し、アドレス２３の加算命令
によりレジスタＲ５とＲ６の和をレジスタＲ７に格納
し、アドレス２４のメモリライト命令によりレジスタＲ
７のデータをメモリに書き込んでいる。
【００１４】したがって、本来ならば、命令アドレスが
３番目の乗算命令（アドレス１９のＭｕｌｔ Ｒ１＊Ｒ
２→Ｒ３）が実行中は、命令アドレスが４、５番目の命
令（アドレス２０の加算命令Ａｄｄ Ｒ１＋Ｒ２→Ｒ４
とアドレス２１の論理積命令Ａｎｄ Ｒ１and Ｒ２→Ｒ
５）は原理的には実行可能である。なぜなら、乗算命令
の結果はレジスタＲ３に入るので、レジスタＲ１とＲ２
は値が確定しており、乗算命令の結果として値が変化し
ないからである。それにもかかわらず、従来例では一律
に乗算命令のアドレスで後続命令の実行を停止させてい
る。
３番目の乗算命令（アドレス１９のＭｕｌｔ Ｒ１＊Ｒ
２→Ｒ３）が実行中は、命令アドレスが４、５番目の命
令（アドレス２０の加算命令Ａｄｄ Ｒ１＋Ｒ２→Ｒ４
とアドレス２１の論理積命令Ａｎｄ Ｒ１and Ｒ２→Ｒ
５）は原理的には実行可能である。なぜなら、乗算命令
の結果はレジスタＲ３に入るので、レジスタＲ１とＲ２
は値が確定しており、乗算命令の結果として値が変化し
ないからである。それにもかかわらず、従来例では一律
に乗算命令のアドレスで後続命令の実行を停止させてい
る。
【００１５】
【発明が解決しようとする課題】従来のプログラマブル
コントローラにおいては、命令のパイプライン処理によ
って高速処理を実現している。しかし、乗算命令・除算
命令・微分命令など一部の命令では、実行サイクルがこ
のパイプライン段数より長い。このような命令の実行中
は、後続命令の実行が待たされるために、結果として処
理速度が低下するという問題があった。
コントローラにおいては、命令のパイプライン処理によ
って高速処理を実現している。しかし、乗算命令・除算
命令・微分命令など一部の命令では、実行サイクルがこ
のパイプライン段数より長い。このような命令の実行中
は、後続命令の実行が待たされるために、結果として処
理速度が低下するという問題があった。
【００１６】本発明は、このように、パイプライン処理
によって命令の高速処理を行うプログラマブルコントロ
ーラにおいて、実行サイクルがパイプライン段数よりも
長い命令の実行時に後続命令の実行が待たさせることに
よる処理速度の低下を防止しようとするものである。
によって命令の高速処理を行うプログラマブルコントロ
ーラにおいて、実行サイクルがパイプライン段数よりも
長い命令の実行時に後続命令の実行が待たさせることに
よる処理速度の低下を防止しようとするものである。
【００１７】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、複数のス
テージをパイプライン実行するパイプライン構造のプロ
グラマブルコントローラであって、命令実行に複数サイ
クルを必要とする複数サイクル命令実行時の高速処理を
実現するために、命令メモリから読み出した命令及びそ
の命令アドレスを一時格納し、実行された命令のみが後
続の命令群に書き換えられる先入れ先出しバッファとし
て機能するプリフェッチ用バッファを有し、このプリフ
ェッチ用バッファの先頭アドレスと並列実行中の命令の
格納アドレスとの差分を示すバッファポインタを備え、
命令実行に複数サイクルを必要とする命令であることを
示す複数サイクル命令タグ及び複数サイクル命令実行と
並行して実行できる命令であることを示す並列実行可能
命令タグを前記バッファに付加し、これら２つのタグと
前記バッファポインタに基づいて複数サイクル命令実行
時に並列実行可能な後続命令を実行することを特徴とす
るものであり、請求項に示した構成により、後続の命令
で、処理データが確定している命令は、停止させること
なく高速処理を実現するものである。
の課題を解決するために、図１に示すように、複数のス
テージをパイプライン実行するパイプライン構造のプロ
グラマブルコントローラであって、命令実行に複数サイ
クルを必要とする複数サイクル命令実行時の高速処理を
実現するために、命令メモリから読み出した命令及びそ
の命令アドレスを一時格納し、実行された命令のみが後
続の命令群に書き換えられる先入れ先出しバッファとし
て機能するプリフェッチ用バッファを有し、このプリフ
ェッチ用バッファの先頭アドレスと並列実行中の命令の
格納アドレスとの差分を示すバッファポインタを備え、
命令実行に複数サイクルを必要とする命令であることを
示す複数サイクル命令タグ及び複数サイクル命令実行と
並行して実行できる命令であることを示す並列実行可能
命令タグを前記バッファに付加し、これら２つのタグと
前記バッファポインタに基づいて複数サイクル命令実行
時に並列実行可能な後続命令を実行することを特徴とす
るものであり、請求項に示した構成により、後続の命令
で、処理データが確定している命令は、停止させること
なく高速処理を実現するものである。
【００１８】
【発明の実施の形態】命令プリフェッチバッファは、Ｆ
ＩＦＯ（先入れ先出し）で深さ８を持つものとする。最
初にこのバッファの内容は以下のようになる。このリス
トにおいて、各行の書式は「バッファアドレス：命令ア
ドレス 命令」であり、命令の後に付記された１つ目の
丸括弧内は実行可能タグの値、２つ目の丸括弧内は複数
サイクル命令タグの値である。 ０：１６ スタート （０）（０） １：１７ Ｌｏａｄ Ｒ１ （０）（０） ２：１８ Ｌｏａｄ Ｒ２ （０）（０） ３：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１） ４：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０） ５：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ６（１）（０） ６：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０） ７：２３ Ａｄｄ Ｒ３ ＋ Ｒ６→Ｒ７（０）（０） ８：２４ ＳｔｏｒｅＲ７ （０）（０）
ＩＦＯ（先入れ先出し）で深さ８を持つものとする。最
初にこのバッファの内容は以下のようになる。このリス
トにおいて、各行の書式は「バッファアドレス：命令ア
ドレス 命令」であり、命令の後に付記された１つ目の
丸括弧内は実行可能タグの値、２つ目の丸括弧内は複数
サイクル命令タグの値である。 ０：１６ スタート （０）（０） １：１７ Ｌｏａｄ Ｒ１ （０）（０） ２：１８ Ｌｏａｄ Ｒ２ （０）（０） ３：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１） ４：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０） ５：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ６（１）（０） ６：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０） ７：２３ Ａｄｄ Ｒ３ ＋ Ｒ６→Ｒ７（０）（０） ８：２４ ＳｔｏｒｅＲ７ （０）（０）
【００１９】この命令配列では、Ｍｕｌｔ命令のみが複
数サイクルを持つ命令であるため、このＭｕｌｔ命令に
ついてのみ複数サイクル命令タグの値が１となってい
る。また、この複数サイクルを持つ命令が終了しなくて
も実行可能な命令にのみ、実行可能タグ：１を付加して
ある。これは、コンパイラが判断して、命令に付加する
ことができる。つまり、コンパイラはＭｕｌｔ命令がレ
ジスタＲ１とＲ２の値を書き換えない命令であることを
が分かるので、後続命令の加算命令と論理積命令につい
ては実行可能であることを判断することができ、コンパ
イル時に実行可能タグを付加することが可能である。
数サイクルを持つ命令であるため、このＭｕｌｔ命令に
ついてのみ複数サイクル命令タグの値が１となってい
る。また、この複数サイクルを持つ命令が終了しなくて
も実行可能な命令にのみ、実行可能タグ：１を付加して
ある。これは、コンパイラが判断して、命令に付加する
ことができる。つまり、コンパイラはＭｕｌｔ命令がレ
ジスタＲ１とＲ２の値を書き換えない命令であることを
が分かるので、後続命令の加算命令と論理積命令につい
ては実行可能であることを判断することができ、コンパ
イル時に実行可能タグを付加することが可能である。
【００２０】また、別の手段として、命令プリフェッチ
時に、プリフェッチユニットが複数サイクルを持つ命令
を認識して、後続命令についての実行可能タグをプリフ
ェッチバッファに付加する。実行可能タグが０の場合
は、プリフェッチバッファの先頭に来ない限り、実行さ
れないようにする。
時に、プリフェッチユニットが複数サイクルを持つ命令
を認識して、後続命令についての実行可能タグをプリフ
ェッチバッファに付加する。実行可能タグが０の場合
は、プリフェッチバッファの先頭に来ない限り、実行さ
れないようにする。
【００２１】同じように複数サイクルの命令を示す複数
サイクル命令タグは、コンパイラによって命令に付加し
ておくか、命令プリフェッチ時に、プリフェッチユニッ
トが認識して、プリフェッチバッファに付加する。
サイクル命令タグは、コンパイラによって命令に付加し
ておくか、命令プリフェッチ時に、プリフェッチユニッ
トが認識して、プリフェッチバッファに付加する。
【００２２】そして、このプリフェッチバッファのどの
部分を実行中かを示すために、プリフェッチバッファの
ポインタを持ち、最初はこのポインタは０を示してい
る。最初の命令（アドレス１６）が実行されると、アド
レス１７以降の命令は、すべて１ずつシフトされて、以
下のような構成となる。このリストでも、各行の書式は
「バッファアドレス：命令アドレス 命令（実行可能タ
グ）（複数サイクル命令タグ）」であり、それ以降に登
場するリストについても同様である。
部分を実行中かを示すために、プリフェッチバッファの
ポインタを持ち、最初はこのポインタは０を示してい
る。最初の命令（アドレス１６）が実行されると、アド
レス１７以降の命令は、すべて１ずつシフトされて、以
下のような構成となる。このリストでも、各行の書式は
「バッファアドレス：命令アドレス 命令（実行可能タ
グ）（複数サイクル命令タグ）」であり、それ以降に登
場するリストについても同様である。
【００２３】
プリフェッチバッファのポインタ＝０
０：１７ Ｌｏａｄ Ｒ１ （０）（０）
１：１８ Ｌｏａｄ Ｒ２ （０）（０）
２：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１）
３：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０）
４：２１ Ａ１ｄ Ｒ１and Ｒ２→Ｒ５（１）（０）
５：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０）
６：２３ Ａｄｄ Ｒ３ ＋ Ｒ６→Ｒ７（０）（０）
７：２４ ＳｔｏｒｅＲ７ （０）（０）
【００２４】次に、アドレス１７、１８の命令が順次実
行された後には、以下のような構成になる。 プリフェッチバッファのポインタ＝０ ０：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１） １：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０） ２：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ３（１）（０） ３：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０） ４：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０） ５：２４ ＳｔｏｒｅＲ７ （０）（０） このときに複数サイクル命令タグが先頭に来ているの
で、この命令を実行しながら、後続の並行して実行でき
る命令を実行ユニットに投入して行く。すなわち、プリ
フェッチバッファのポインタを１つ進めて処理して行
く。
行された後には、以下のような構成になる。 プリフェッチバッファのポインタ＝０ ０：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１） １：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０） ２：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ３（１）（０） ３：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０） ４：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０） ５：２４ ＳｔｏｒｅＲ７ （０）（０） このときに複数サイクル命令タグが先頭に来ているの
で、この命令を実行しながら、後続の並行して実行でき
る命令を実行ユニットに投入して行く。すなわち、プリ
フェッチバッファのポインタを１つ進めて処理して行
く。
【００２５】プリフェッチバッファのポインタ＝１
０：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１）
１：２０ Ａｄｄ Ｒ１ ＋ Ｒ２→Ｒ４（１）（０）
２：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ５（１）（０）
３：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０）
４：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０）
５：２４ ＳｔｏｒｅＲ７ （０）（０）
ここではアドレス２０の命令が実行可能タグ＝１なので
実行する。ここで、まだ命令１９が実行中であれば、プ
リフェッチバッファのアドレス２以降の命令を選択的に
シフトする。この例では、上記リストのアドレス２〜５
を下記リストのアドレス１〜４に順次シフトする。
実行する。ここで、まだ命令１９が実行中であれば、プ
リフェッチバッファのアドレス２以降の命令を選択的に
シフトする。この例では、上記リストのアドレス２〜５
を下記リストのアドレス１〜４に順次シフトする。
【００２６】プリフェッチバッファのポインタ＝１
０：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１）
１：２１ Ａｎｄ Ｒ１and Ｒ２→Ｒ５（１）（０）
２：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０）
３：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０）
４：２４ ＳｔｏｒｅＲ７ （０）（０）
ここでは、アドレス２１の命令が実行可能タグ＝１なの
で実行する。ここで、まだ命令１９が実行中であれば、
同じく、プリフェッチバッファのアドレス２以降の命令
を選択的にシフトする。この例では、上記リストのアド
レス２〜４を下記リストのアドレス１〜３に順次シフト
する。
で実行する。ここで、まだ命令１９が実行中であれば、
同じく、プリフェッチバッファのアドレス２以降の命令
を選択的にシフトする。この例では、上記リストのアド
レス２〜４を下記リストのアドレス１〜３に順次シフト
する。
【００２７】プリフェッチバッファのポインタ＝１
０：１９ Ｍｕｌｔ Ｒ１ ＊ Ｒ２→Ｒ３（０）（１）
１：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０）
２：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０）
３：２４ ＳｔｏｒｅＲ７ （０）（０）
ここではアドレス２２の命令が実行可能タグ＝０なので
実行せずに、アドレス１９の命令実行が終わるのを待
つ。つまり、アドレス２２の命令は乗算命令の結果であ
るレジスタＲ３の値を使用するので、実行可能タグが０
となっているのである。アドレス１９の命令が実行終了
したら、プリフェッチバッファのポインタを０に戻し、
通常の実行サイクルに戻る。
実行せずに、アドレス１９の命令実行が終わるのを待
つ。つまり、アドレス２２の命令は乗算命令の結果であ
るレジスタＲ３の値を使用するので、実行可能タグが０
となっているのである。アドレス１９の命令が実行終了
したら、プリフェッチバッファのポインタを０に戻し、
通常の実行サイクルに戻る。
【００２８】プリフェッチバッファのポインタ＝０
０：２２ Ａｄｄ Ｒ３ ＋ Ｒ１→Ｒ６（０）（０）
１：２３ Ａｄｄ Ｒ５ ＋ Ｒ６→Ｒ７（０）（０）
２：２４ ＳｔｏｒｅＲ７ （０）（０）
ここでは表示を省略しているが、これら実行サイクルの
間に、アドレス２５以降の命令も継続してプリフェッチ
されて行くことは当然である。
間に、アドレス２５以降の命令も継続してプリフェッチ
されて行くことは当然である。
【００２９】
【実施例】本発明の１つの実施例として、図２にプリフ
ェッチバッファの深さが８の場合を示す。この深さは任
意に設定できることは言うまでもない。命令がメモリか
らプリフェッチされると、まずバッファ７にその命令ア
ドレスと命令が格納される。次の命令がプリフェッチさ
れると先に取り込まれた命令はバッファ６に移され、バ
ッファ７に新たな命令が入る。このように命令が取り込
まれて行き、バッファ７〜０まで命令が埋められた後
に、バッファ０の命令から実行されて行く。この後の動
作は、上述の通りである。
ェッチバッファの深さが８の場合を示す。この深さは任
意に設定できることは言うまでもない。命令がメモリか
らプリフェッチされると、まずバッファ７にその命令ア
ドレスと命令が格納される。次の命令がプリフェッチさ
れると先に取り込まれた命令はバッファ６に移され、バ
ッファ７に新たな命令が入る。このように命令が取り込
まれて行き、バッファ７〜０まで命令が埋められた後
に、バッファ０の命令から実行されて行く。この後の動
作は、上述の通りである。
【００３０】このとき、複数サイクル命令タグと並列実
行可能タグは、命令コンパイル時に決める方式であれ
ば、各タグは命令に組み込まれているので、命令メモリ
から取り込むだけで、バッファに格納される。つまり、
本来の命令語長がｎビットであれば、コンパイル後の命
令語長は複数サイクル命令タグと並列実行可能タグを付
加して（ｎ＋２）ビットとなっており、その命令語長で
命令メモリに格納されているから、命令メモリから読み
出してバッファに書き込むだけで良い。また、別の手段
として、プリフェッチ時にこれら２種類のタグを決める
方式の場合には、命令プリフェッチブロックに命令デコ
ーダを配して、命令メモリから読み出した命令につい
て、これらタグを自動判定し、タグを付加した状態でバ
ッファに格納して行く。
行可能タグは、命令コンパイル時に決める方式であれ
ば、各タグは命令に組み込まれているので、命令メモリ
から取り込むだけで、バッファに格納される。つまり、
本来の命令語長がｎビットであれば、コンパイル後の命
令語長は複数サイクル命令タグと並列実行可能タグを付
加して（ｎ＋２）ビットとなっており、その命令語長で
命令メモリに格納されているから、命令メモリから読み
出してバッファに書き込むだけで良い。また、別の手段
として、プリフェッチ時にこれら２種類のタグを決める
方式の場合には、命令プリフェッチブロックに命令デコ
ーダを配して、命令メモリから読み出した命令につい
て、これらタグを自動判定し、タグを付加した状態でバ
ッファに格納して行く。
【００３１】命令プリフェッチバッファと周辺回路の一
例を図１に示す。命令メモリＩＭから取り込まれる命令
は命令デコーダ１を通じてタグが生成される。命令アド
レスはメモリアクセス（プリフェッチ）の際に用いる命
令メモリアドレスレジスタ２の内容を取り込む。ここ
で、命令コンパイル時にタグがすでに命令に付加されて
いる場合には、上図の命令デコーダ１（図１の一点鎖線
で囲まれた部分）は不要であり、これを通さずに命令そ
のものに付加されているタグがそのまま命令プリフェッ
チバッファ３に取り込まれる。制御回路４は命令プリフ
ェッチバッファ３のタグ情報をもとに、プリフェッチバ
ッファアドレスポインタ５の値を書き換え、また、ＦＩ
ＦＯの書き換えを制御することによって、並列実行の制
御を行う。
例を図１に示す。命令メモリＩＭから取り込まれる命令
は命令デコーダ１を通じてタグが生成される。命令アド
レスはメモリアクセス（プリフェッチ）の際に用いる命
令メモリアドレスレジスタ２の内容を取り込む。ここ
で、命令コンパイル時にタグがすでに命令に付加されて
いる場合には、上図の命令デコーダ１（図１の一点鎖線
で囲まれた部分）は不要であり、これを通さずに命令そ
のものに付加されているタグがそのまま命令プリフェッ
チバッファ３に取り込まれる。制御回路４は命令プリフ
ェッチバッファ３のタグ情報をもとに、プリフェッチバ
ッファアドレスポインタ５の値を書き換え、また、ＦＩ
ＦＯの書き換えを制御することによって、並列実行の制
御を行う。
【００３２】
【発明の効果】本発明によれば、命令のパイプライン処
理によって高速処理を実現しているプログラマブルコン
トローラにおいては、乗算命令・除算命令・微分命令な
どのように、実行サイクルがパイプライン段数より長い
一部の命令の実行中にも、後続命令の実行が待たされる
ことを防止し、結果として処理速度が低下することを防
止できるという効果がある。
理によって高速処理を実現しているプログラマブルコン
トローラにおいては、乗算命令・除算命令・微分命令な
どのように、実行サイクルがパイプライン段数より長い
一部の命令の実行中にも、後続命令の実行が待たされる
ことを防止し、結果として処理速度が低下することを防
止できるという効果がある。
【図１】本発明に用いる命令プリフェッチバッファと周
辺回路を示すブロック回路図である。
辺回路を示すブロック回路図である。
【図２】本発明に用いる命令プリフェッチバッファの構
造を示す説明図である。
造を示す説明図である。
【図３】従来のパイプライン構造のプログラマブルコン
トローラのブロック回路図である。
トローラのブロック回路図である。
３ 命令プリフェッチバッファ
５ ポインタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−83623（ＪＰ，Ａ)
特開 平３−196334（ＪＰ，Ａ)
特開 平５−265755（ＪＰ，Ａ)
特開 平５−197547（ＪＰ，Ａ)
特開 平８−76996（ＪＰ，Ａ)
特開 平８−305567（ＪＰ，Ａ)
特開 平７−244588（ＪＰ，Ａ)
特開 平５−88892（ＪＰ，Ａ)
特開 平５−53805（ＪＰ，Ａ)
特開 平４−308930（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
G05B 19/05
Claims (8)
- 【請求項１】 複数のステージをパイプライン実行す
るパイプライン構造のプログラマブルコントローラであ
って、命令実行に複数サイクルを必要とする複数サイク
ル命令実行時の高速処理を実現するために、命令メモリ
から読み出した命令及びその命令アドレスを一時格納
し、実行された命令のみが後続の命令群に書き換えられ
る先入れ先出しバッファとして機能するプリフェッチ用
バッファを有し、このプリフェッチ用バッファの先頭ア
ドレスと並列実行中の命令の格納アドレスとの差分を示
すバッファポインタを備え、命令実行に複数サイクルを
必要とする命令であることを示す複数サイクル命令タグ
及び複数サイクル命令実行と並行して実行できる命令で
あることを示す並列実行可能命令タグを前記バッファに
付加し、これら２つのタグと前記バッファポインタに基
づいて複数サイクル命令実行時に並列実行可能な後続命
令を実行することを特徴とするプログラマブルコントロ
ーラ。 - 【請求項２】 請求項１において、複数サイクル命令
タグは命令のコンパイル時に予め生成されて命令メモリ
上の命令に付加されることを特徴とするプログラマブル
コントローラ。 - 【請求項３】 請求項１において、複数サイクル命令
タグは命令のプリフェッチ時に命令メモリから読み出さ
れた命令に基づいて自動生成してプリフェッチバッファ
に付加されることを特徴とするプログラマブルコントロ
ーラ。 - 【請求項４】 請求項１において、並列実行可能命令
タグは命令のコンパイル時に予め生成されて命令メモリ
上の命令に付加されることを特徴とするプログラマブル
コントローラ。 - 【請求項５】 請求項１において、並列実行可能命令
タグは命令のプリフェッチ時に命令メモリから読み出さ
れた命令に基づいて自動生成してプリフェッチバッファ
に付加されることを特徴とするプログラマブルコントロ
ーラ。 - 【請求項６】 請求項１乃至５のいずれかにおいて、
プリフェッチ用バッファの先頭アドレスの複数サイクル
命令タグが１であれば、その命令が終了するまでは前記
バッファポインタを１として、プリフェッチ用バッファ
上の先頭アドレスの次のアドレスに格納された後続命令
を並行処理し、プリフェッチ用バッファの先頭アドレス
の複数サイクル命令タグが０であれば、前記バッファポ
インタを０に戻してプリフェッチ用バッファ上の先頭ア
ドレスの命令を実行することを特徴とするプログラマブ
ルコントローラ。 - 【請求項７】 請求項６において、前記バッファポイ
ンタが１で、プリフェッチ用バッファ上の先頭アドレス
の次のアドレスに格納された後続命令についての並列実
行可能命令タグが１のときのみ、前記複数サイクル命令
と後続命令の並行処理を行うことにより、実行するとデ
ータが矛盾する命令の実行を阻止することを特徴とする
プログラマブルコントローラ。 - 【請求項８】 請求項７において、前記バッファポイ
ンタが０であるときには、プリフェッチ用バッファ上の
先頭アドレスの命令の実行後に、先頭アドレスの次のア
ドレス以降に格納された全命令を順次先頭アドレスまで
繰り上げるようにシフトし、前記バッファポインタが１
であるときには、プリフェッチ用バッファ上の先頭アド
レスの次のアドレスに格納された後続命令についての並
列実行可能命令タグが１であれば、該後続命令の実行後
に、該後続命令の次のアドレス以降に格納された全命令
を順次先頭アドレスの次のアドレスまで繰り上げるよう
にシフトさせることを特徴とするプログラマブルコント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01436397A JP3405106B2 (ja) | 1997-01-28 | 1997-01-28 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01436397A JP3405106B2 (ja) | 1997-01-28 | 1997-01-28 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10207708A JPH10207708A (ja) | 1998-08-07 |
| JP3405106B2 true JP3405106B2 (ja) | 2003-05-12 |
Family
ID=11858985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01436397A Expired - Fee Related JP3405106B2 (ja) | 1997-01-28 | 1997-01-28 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405106B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099312A (ja) | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | プログラマブルコントローラおよび制御プログラム開発支援装置 |
-
1997
- 1997-01-28 JP JP01436397A patent/JP3405106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10207708A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7694109B2 (en) | Data processing apparatus of high speed process using memory of low speed and low power consumption | |
| JP2620511B2 (ja) | データ・プロセッサ | |
| EP0766155B1 (en) | Programmable controller | |
| US6055628A (en) | Microprocessor with a nestable delayed branch instruction without branch related pipeline interlocks | |
| CN108959180B (zh) | 一种数据处理方法及*** | |
| US7539847B2 (en) | Stalling processor pipeline for synchronization with coprocessor reconfigured to accommodate higher frequency operation resulting in additional number of pipeline stages | |
| JP3405106B2 (ja) | プログラマブルコントローラ | |
| US5237664A (en) | Pipeline circuit | |
| JP2008299729A (ja) | プロセッサ | |
| KR100278136B1 (ko) | 데이타처리장치 및 데이타처리방법 | |
| JP2861560B2 (ja) | データ処理装置 | |
| US9135006B1 (en) | Early execution of conditional branch instruction with pc operand at which point target is fetched | |
| JP2001014161A (ja) | プログラマブルコントローラ | |
| JP3490191B2 (ja) | 計算機 | |
| JP2924735B2 (ja) | パイプライン演算装置及びデコーダ装置 | |
| JP3063593B2 (ja) | プログラマブルコントローラ | |
| KR100515039B1 (ko) | 조건부 명령어를 고려한 파이프라인 상태 표시 회로 | |
| JP3325309B2 (ja) | サブルーチンリターン命令処理装置 | |
| JP2503223B2 (ja) | 先行制御方式 | |
| JP3481039B2 (ja) | プログラマブルコントローラ | |
| JP3060917B2 (ja) | プロセッサ | |
| JPH11203133A (ja) | 情報処理装置 | |
| JPH05307483A (ja) | レジスタ書き込み制御方法および回路 | |
| JP3414579B2 (ja) | プログラマブルコントローラ | |
| JPH09231074A (ja) | プログラマブルコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |