JP3063593B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP3063593B2 JP3063593B2 JP7282826A JP28282695A JP3063593B2 JP 3063593 B2 JP3063593 B2 JP 3063593B2 JP 7282826 A JP7282826 A JP 7282826A JP 28282695 A JP28282695 A JP 28282695A JP 3063593 B2 JP3063593 B2 JP 3063593B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ビット処理を主と
する基本命令と、複数ビットの応用命令を処理を行うプ
ログラマブルコントローラに関し、特に基本命令と応用
命令を両方処理することのできる命令処理部を有するプ
ログラマブルコントローラに関するものである。
する基本命令と、複数ビットの応用命令を処理を行うプ
ログラマブルコントローラに関し、特に基本命令と応用
命令を両方処理することのできる命令処理部を有するプ
ログラマブルコントローラに関するものである。
【０００２】
【従来の技術】プログラマブルコントローラは、産業用
装置、機械、ＦＡ機器の制御に広く用いられており、対
象となる装置の複雑化、高速化に応じて、より多数の入
出力信号を高速に処理することが求められている。この
ため、ビット処理を主とする基本命令と、複数ビットの
応用命令処理を行うことのできる専用ハードウェア（プ
ロセッサ）で高速化を実現し、通信処理・周辺処理など
を行う汎用マイクロプロセッサと組み合わせてプログラ
マブルコントローラを構成している。
装置、機械、ＦＡ機器の制御に広く用いられており、対
象となる装置の複雑化、高速化に応じて、より多数の入
出力信号を高速に処理することが求められている。この
ため、ビット処理を主とする基本命令と、複数ビットの
応用命令処理を行うことのできる専用ハードウェア（プ
ロセッサ）で高速化を実現し、通信処理・周辺処理など
を行う汎用マイクロプロセッサと組み合わせてプログラ
マブルコントローラを構成している。
【０００３】従来例としては、この専用ハードウェア
（プロセッサ）の構造として、３段パイプライン構造で
命令を実行していた。パイプラインステージの例は、以
下のようになる。 １：命令フェッチ ２：命令デコード、レジスタフェッチ、算術論理演算、
データアドレス計算、分岐先計算 ３：メモリアクセス（リード／ライト）、分岐、ビット
演算、レジスタ書き込み
（プロセッサ）の構造として、３段パイプライン構造で
命令を実行していた。パイプラインステージの例は、以
下のようになる。 １：命令フェッチ ２：命令デコード、レジスタフェッチ、算術論理演算、
データアドレス計算、分岐先計算 ３：メモリアクセス（リード／ライト）、分岐、ビット
演算、レジスタ書き込み
【０００４】
【発明が解決しようとする課題】上記の３段パイプライ
ン構造だと、各ステージの一番遅い実行ステージの処理
速度で、全体の命令実行速度が決まってしまう。このよ
うなパイプライン処理の高速化のためには、各ステージ
の処理速度を均等にする必要があるが、この例では、命
令メモリとデータメモリを同じアクセス時間のメモリを
使用すると、１の段階（第１ステージ）の処理に対して
３の段階（第３ステージ）の処理の方がビット演算を行
う分、処理時間がかかるというアンバランスがある。実
行速度向上のためには、パイプラインステージをさらに
分割して多段にすれば良く、専用ハードウェア（プロセ
ッサ）の命令実行サイクルを以下のような５段に要素分
割した、５段パイプライン構造を持ったプログラマブル
コントローラを開発した。 １：命令フェッチ ２：命令デコード、レジスタフェッチ ３：算術論理命令、データアドレス計算、分岐先計算 ４：メモリアクセス（リード／ライト） ５：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べ
て、パイプラインステージ間のアンバランスが改善さ
れ、パイプラインステージ１段当たりの所要時間も短縮
されるため、全体の命令実行速度を向上させることがで
きる。この５段パイプライン構造の概略構造を図１のブ
ロック図に基づいて説明する。
ン構造だと、各ステージの一番遅い実行ステージの処理
速度で、全体の命令実行速度が決まってしまう。このよ
うなパイプライン処理の高速化のためには、各ステージ
の処理速度を均等にする必要があるが、この例では、命
令メモリとデータメモリを同じアクセス時間のメモリを
使用すると、１の段階（第１ステージ）の処理に対して
３の段階（第３ステージ）の処理の方がビット演算を行
う分、処理時間がかかるというアンバランスがある。実
行速度向上のためには、パイプラインステージをさらに
分割して多段にすれば良く、専用ハードウェア（プロセ
ッサ）の命令実行サイクルを以下のような５段に要素分
割した、５段パイプライン構造を持ったプログラマブル
コントローラを開発した。 １：命令フェッチ ２：命令デコード、レジスタフェッチ ３：算術論理命令、データアドレス計算、分岐先計算 ４：メモリアクセス（リード／ライト） ５：分岐、ビット演算、レジスタ書き込み この５段パイプライン構造を採用すると、従来の３段パ
イプライン構造のプログラマブルコントローラに比べ
て、パイプラインステージ間のアンバランスが改善さ
れ、パイプラインステージ１段当たりの所要時間も短縮
されるため、全体の命令実行速度を向上させることがで
きる。この５段パイプライン構造の概略構造を図１のブ
ロック図に基づいて説明する。
【０００５】図で、IFで示される第１ステージは、命令
メモリ１から命令レジスタIRへ次に実行する命令を読み
込む命令フェッチ処理を行うステージで、命令を格納す
る命令メモリ１と、プログラムカウンタ制御回路ADDRCA
LCからの信号を受けて次に実行する命令が格納された命
令メモリ１のアドレスを計数するプログラムカウンタPC
とで構成されている。プログラムカウンタPCのアドレス
指定に従って命令メモリ１から読み出された命令が格納
される命令レジスタIRは、第１ステージIFの実行結果を
保存して、次の第２ステージであるIDにその結果を伝え
る、パイプラインレジスタIF/ID を兼ねている。
メモリ１から命令レジスタIRへ次に実行する命令を読み
込む命令フェッチ処理を行うステージで、命令を格納す
る命令メモリ１と、プログラムカウンタ制御回路ADDRCA
LCからの信号を受けて次に実行する命令が格納された命
令メモリ１のアドレスを計数するプログラムカウンタPC
とで構成されている。プログラムカウンタPCのアドレス
指定に従って命令メモリ１から読み出された命令が格納
される命令レジスタIRは、第１ステージIFの実行結果を
保存して、次の第２ステージであるIDにその結果を伝え
る、パイプラインレジスタIF/ID を兼ねている。
【０００６】IDで表される第２ステージは、命令デコー
ダ２による命令デコード、及び、レジスタファイル３を
構成する複数の汎用レジスタのいずれかの汎用レジスタ
から値を取り出すレジスタフェッチ処理を行うステージ
で、命令のop-code 部を解読するデコーダ２と、複数の
汎用レジスタで構成された汎用レジスタファイル３とで
構成されている。汎用レジスタファイル３には、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタID/EX のS1に接続され、他方の出力はパイプライン
レジスタID/EX のS2に接続されている。また、命令デコ
ーダ２で解読された値もパイプラインレジスタID/EX の
所定の箇所に格納される。
ダ２による命令デコード、及び、レジスタファイル３を
構成する複数の汎用レジスタのいずれかの汎用レジスタ
から値を取り出すレジスタフェッチ処理を行うステージ
で、命令のop-code 部を解読するデコーダ２と、複数の
汎用レジスタで構成された汎用レジスタファイル３とで
構成されている。汎用レジスタファイル３には、２つの
出力が設けられており、一方の出力はパイプラインレジ
スタID/EX のS1に接続され、他方の出力はパイプライン
レジスタID/EX のS2に接続されている。また、命令デコ
ーダ２で解読された値もパイプラインレジスタID/EX の
所定の箇所に格納される。
【０００７】次に、EXで示される第３ステージは、算術
論理演算ユニットALU によって、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行うステージで、算術論理演算ユニット
ALU の一方の入力は、パイプラインレジスタID/EX のS1
の出力に接続され、他方の入力は、パイプラインレジス
タID/EX のS2の出力に接続されている。また、算術論理
演算ユニットALU は、パイプラインレジスタID/EX の所
定の箇所に格納された、デコードされた命令の値によっ
て制御され、算術論理演算ユニットALU の出力は、パイ
プラインレジスタEX/MEMのD の箇所に格納される。
論理演算ユニットALU によって、算術論理演算またはデ
ータアドレス計算または分岐先の実効アドレスを計算す
る分岐先計算を行うステージで、算術論理演算ユニット
ALU の一方の入力は、パイプラインレジスタID/EX のS1
の出力に接続され、他方の入力は、パイプラインレジス
タID/EX のS2の出力に接続されている。また、算術論理
演算ユニットALU は、パイプラインレジスタID/EX の所
定の箇所に格納された、デコードされた命令の値によっ
て制御され、算術論理演算ユニットALU の出力は、パイ
プラインレジスタEX/MEMのD の箇所に格納される。
【０００８】次に、MEM で示される第４ステージは、デ
ータメモリ４へのメモリアクセス処理を行うステージ
で、パイプラインレジスタEX/MEMのD に格納されていた
値は、データメモリ４の所定アドレスのメモリに格納さ
れると共に、パイプラインレジスタMEM/WBの所定箇所に
出力される。または、データメモリ４の所定アドレスに
格納されていた値がパイプラインレジスタMEM/WBの所定
箇所に格納される。
ータメモリ４へのメモリアクセス処理を行うステージ
で、パイプラインレジスタEX/MEMのD に格納されていた
値は、データメモリ４の所定アドレスのメモリに格納さ
れると共に、パイプラインレジスタMEM/WBの所定箇所に
出力される。または、データメモリ４の所定アドレスに
格納されていた値がパイプラインレジスタMEM/WBの所定
箇所に格納される。
【０００９】最後に、WBで示される第５ステージは、ビ
ット演算または汎用レジスタへの書き込み処理または分
岐処理を行うステージで、汎用レジスタへの書き込み処
理の場合は、パイプラインレジスタMEM/WBの所定箇所に
格納されていた値が、レジスタファイル３の所定の汎用
レジスタに格納される。但し、図４では本発明に関する
部分のみ図示しており、他の構成は図示を省略してい
る。
ット演算または汎用レジスタへの書き込み処理または分
岐処理を行うステージで、汎用レジスタへの書き込み処
理の場合は、パイプラインレジスタMEM/WBの所定箇所に
格納されていた値が、レジスタファイル３の所定の汎用
レジスタに格納される。但し、図４では本発明に関する
部分のみ図示しており、他の構成は図示を省略してい
る。
【００１０】しかし、図４に示した５段パイプライン構
造のプログラマブルコントローラのパイプラインステー
ジの時間が短いという利点は、命令メモリ１またはデー
タメモリ４へのアクセス時間が短くなければならないと
いうことでもある。パイプラインの段数を５段に増やし
たことにより、特に、命令メモリ１へのアクセス時に
は、複雑な条件判定が必要となり、命令メモリ１のアク
セス時間がパイプラインステージの時間の短縮を妨げ、
命令メモリ１のアクセスために全体の性能を落とさなけ
ればならないか、そうはならなくても高速な命令メモリ
１を採用しなければならないので、大幅なコスト増加を
招くという問題点があった。
造のプログラマブルコントローラのパイプラインステー
ジの時間が短いという利点は、命令メモリ１またはデー
タメモリ４へのアクセス時間が短くなければならないと
いうことでもある。パイプラインの段数を５段に増やし
たことにより、特に、命令メモリ１へのアクセス時に
は、複雑な条件判定が必要となり、命令メモリ１のアク
セス時間がパイプラインステージの時間の短縮を妨げ、
命令メモリ１のアクセスために全体の性能を落とさなけ
ればならないか、そうはならなくても高速な命令メモリ
１を採用しなければならないので、大幅なコスト増加を
招くという問題点があった。
【００１１】図４に示した５段パイプライン構造のプロ
グラマブルコントローラの命令フェッチに関するタイミ
ングのタイミングチャートを図５に示す。簡単のため
に、図４に示したプログラムカウンタ制御回路ADDRCALC
に影響を及ぼすのは、制御信号PC-HZDだけであるとし
て、制御信号PC-HZDが０の時は、プログラムカウンタPC
に１を加え、制御信号PC-HZDが１の時は、プログラムカ
ウンタPCの値は更新されないように構成されているもの
とする。また、分岐命令などのプログラムカウンタPCを
変更する命令についてのタイミングは、図２のタイミン
グチャートでは図示を省略する。さらに、このプログラ
マブルコントローラは、φ１〜φ４の４相のクロック信
号で動作しているものとして、IF/ID を始めとするパイ
プラインレジスタはクロック信号φ１で駆動され、プロ
グラムカウンタPCは、クロック信号φ３で駆動されてい
るものとする。
グラマブルコントローラの命令フェッチに関するタイミ
ングのタイミングチャートを図５に示す。簡単のため
に、図４に示したプログラムカウンタ制御回路ADDRCALC
に影響を及ぼすのは、制御信号PC-HZDだけであるとし
て、制御信号PC-HZDが０の時は、プログラムカウンタPC
に１を加え、制御信号PC-HZDが１の時は、プログラムカ
ウンタPCの値は更新されないように構成されているもの
とする。また、分岐命令などのプログラムカウンタPCを
変更する命令についてのタイミングは、図２のタイミン
グチャートでは図示を省略する。さらに、このプログラ
マブルコントローラは、φ１〜φ４の４相のクロック信
号で動作しているものとして、IF/ID を始めとするパイ
プラインレジスタはクロック信号φ１で駆動され、プロ
グラムカウンタPCは、クロック信号φ３で駆動されてい
るものとする。
【００１２】図５は、命令メモリ１の１番地の命令から
順にフェッチしていく様子を示しており、（ａ）はプロ
グラムカウンタPCの値、（ｂ）は制御信号PC-HZDの値、
（ｃ）は、第２ステージであるIDにその結果を伝える、
パイプラインレジスタIF/IDを兼ねている命令レジスタI
Rの値である。
順にフェッチしていく様子を示しており、（ａ）はプロ
グラムカウンタPCの値、（ｂ）は制御信号PC-HZDの値、
（ｃ）は、第２ステージであるIDにその結果を伝える、
パイプラインレジスタIF/IDを兼ねている命令レジスタI
Rの値である。
【００１３】図５に示す例では、プログラムカウンタPC
が３の時に、パイプラインステージ１段分の時間だけ、
制御信号PC-HZDが１になり、プログラムカウンタPCのイ
ンクリメントが停止され、命令メモリ１の３番地の命令
が２回フェッチされる。その後、４番地、５番地の命令
が順にフェッチされていく。命令フェッチの際には、命
令メモリ１のアドレスは、クロック信号φ３で確定し、
その番地のメモリの値は、次のクロック信号φ１までに
出力されていなければならない。つまり、命令メモリ１
のアドレス確定から命令メモリ１の内容の読み出しまで
のアクセス時間は、クロック信号φ３〜クロック信号φ
１の時間よりも短くなければならない。パイプラインの
構成の最適化が進み、パイプライン１段当たりの時間が
短くなってくると、クロック信号φ３〜クロック信号φ
１の時間は、それまで使用していた命令メモリ１のアク
セス時間を下回り、より高速な高価な命令メモリ１を採
用しなければならなくなる。
が３の時に、パイプラインステージ１段分の時間だけ、
制御信号PC-HZDが１になり、プログラムカウンタPCのイ
ンクリメントが停止され、命令メモリ１の３番地の命令
が２回フェッチされる。その後、４番地、５番地の命令
が順にフェッチされていく。命令フェッチの際には、命
令メモリ１のアドレスは、クロック信号φ３で確定し、
その番地のメモリの値は、次のクロック信号φ１までに
出力されていなければならない。つまり、命令メモリ１
のアドレス確定から命令メモリ１の内容の読み出しまで
のアクセス時間は、クロック信号φ３〜クロック信号φ
１の時間よりも短くなければならない。パイプラインの
構成の最適化が進み、パイプライン１段当たりの時間が
短くなってくると、クロック信号φ３〜クロック信号φ
１の時間は、それまで使用していた命令メモリ１のアク
セス時間を下回り、より高速な高価な命令メモリ１を採
用しなければならなくなる。
【００１４】プログラムカウンタPCを、クロック信号φ
３よりも早いタイミングで変化するクロック信号φ２で
駆動できればこの問題は解決するが、プログラムカウン
タPCのインクリメントを制御する制御信号PC-HZDを出力
するために複雑な条件判定を行うので、クロック信号φ
２以前に制御信号PC-HZDを確定させることができず、プ
ログラムカウンタPCを、クロック信号φ２で駆動するこ
ともできなかった。
３よりも早いタイミングで変化するクロック信号φ２で
駆動できればこの問題は解決するが、プログラムカウン
タPCのインクリメントを制御する制御信号PC-HZDを出力
するために複雑な条件判定を行うので、クロック信号φ
２以前に制御信号PC-HZDを確定させることができず、プ
ログラムカウンタPCを、クロック信号φ２で駆動するこ
ともできなかった。
【００１５】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、高速な命令メモリを用い
ずに高速な処理が実行可能な５段パイプライン構造のプ
ログラマブルコントローラの構造を提供することにあ
る。
で、その目的とするところは、高速な命令メモリを用い
ずに高速な処理が実行可能な５段パイプライン構造のプ
ログラマブルコントローラの構造を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のプログラマブルコントローラは、命
令メモリから命令を取り出す命令フェッチ処理を行う第
１ステージと、命令デコード処理及び汎用レジスタから
値を取り出すレジスタフェッチ処理を行う第２ステージ
と、算術論理演算処理またはデータアドレス演算処理ま
たは分岐先の実効アドレス計算処理または分岐条件の判
定処理を行う第３ステージと、データメモリへのメモリ
アクセス処理または分岐処理を行う第４ステージと、ビ
ット演算処理または前記汎用レジスタへの書き込み処理
または分岐処理を行う第５ステージの、５つのステージ
をパイプライン実行する５段パイプライン構造のプログ
ラマブルコントローラであって、プログラムカウンタの
インクリメントを停止させる制御信号の値に関わらず、
前記プログラムカウンタの値に１を加えた値を、前記プ
ログラムカウンタを駆動しているクロック信号よりも早
いタイミングで変化する別のクロック信号で駆動される
レジスタにラッチし、そのレジスタの値を前記プログラ
ムカウンタの値の代わりに命令メモリのアドレスとして
用いて命令をフェッチする機能を有することを特徴とす
るものである。
め、請求項１記載のプログラマブルコントローラは、命
令メモリから命令を取り出す命令フェッチ処理を行う第
１ステージと、命令デコード処理及び汎用レジスタから
値を取り出すレジスタフェッチ処理を行う第２ステージ
と、算術論理演算処理またはデータアドレス演算処理ま
たは分岐先の実効アドレス計算処理または分岐条件の判
定処理を行う第３ステージと、データメモリへのメモリ
アクセス処理または分岐処理を行う第４ステージと、ビ
ット演算処理または前記汎用レジスタへの書き込み処理
または分岐処理を行う第５ステージの、５つのステージ
をパイプライン実行する５段パイプライン構造のプログ
ラマブルコントローラであって、プログラムカウンタの
インクリメントを停止させる制御信号の値に関わらず、
前記プログラムカウンタの値に１を加えた値を、前記プ
ログラムカウンタを駆動しているクロック信号よりも早
いタイミングで変化する別のクロック信号で駆動される
レジスタにラッチし、そのレジスタの値を前記プログラ
ムカウンタの値の代わりに命令メモリのアドレスとして
用いて命令をフェッチする機能を有することを特徴とす
るものである。
【００１７】請求項１記載のプログラマブルコントロー
ラは、上記の問題点を解決するために、プログラムカウ
ンタを駆動しているクロック信号よりも早いタイミング
で変化するクロック信号により駆動されるレジスタを設
け、このレジスタに格納された値を命令メモリのアドレ
スとして命令をフェッチすることで、より早い時点で、
命令メモリのアドレスを確定し、命令メモリのアクセス
タイムに必要な時間の余裕を確保するものである。
ラは、上記の問題点を解決するために、プログラムカウ
ンタを駆動しているクロック信号よりも早いタイミング
で変化するクロック信号により駆動されるレジスタを設
け、このレジスタに格納された値を命令メモリのアドレ
スとして命令をフェッチすることで、より早い時点で、
命令メモリのアドレスを確定し、命令メモリのアクセス
タイムに必要な時間の余裕を確保するものである。
【００１８】請求項２記載のプログラマブルコントロー
ラは、請求項１記載のプログラマブルコントローラで、
前記プログラムカウンタのインクリメントを停止させる
制御信号が、インクリメントを停止させる旨の信号であ
る場合には、前記命令メモリから読み出した値を、命令
をフェッチする命令レジスタに読み込まずに、その命令
レジスタに自分自身の値を保持させるように構成されて
いることを特徴とするものである。
ラは、請求項１記載のプログラマブルコントローラで、
前記プログラムカウンタのインクリメントを停止させる
制御信号が、インクリメントを停止させる旨の信号であ
る場合には、前記命令メモリから読み出した値を、命令
をフェッチする命令レジスタに読み込まずに、その命令
レジスタに自分自身の値を保持させるように構成されて
いることを特徴とするものである。
【００１９】請求項３記載のプログラマブルコントロー
ラは、請求項１記載のプログラマブルコントローラで、
分岐命令実行時に分岐条件が成立した場合には、分岐命
令実行中に計算した分岐先アドレスを命令メモリのアド
レスとして命令フェッチを行うことができることを特徴
とするものである。
ラは、請求項１記載のプログラマブルコントローラで、
分岐命令実行時に分岐条件が成立した場合には、分岐命
令実行中に計算した分岐先アドレスを命令メモリのアド
レスとして命令フェッチを行うことができることを特徴
とするものである。
【００２０】請求項４記載のプログラマブルコントロー
ラは、請求項１記載のプログラマブルコントローラで、
微分命令実行時に、計算により求めたビットメモリアド
レスを用いてビットメモリ書き戻しを行うことができる
ことを特徴とするものである。
ラは、請求項１記載のプログラマブルコントローラで、
微分命令実行時に、計算により求めたビットメモリアド
レスを用いてビットメモリ書き戻しを行うことができる
ことを特徴とするものである。
【００２１】請求項５記載のプログラマブルコントロー
ラは、請求項１記載のプログラマブルコントローラで、
起動時には、起動前に外部から設定された前記プログラ
ムカウンタの初期値に基づいて、前記命令メモリの正し
い番地の命令からフェッチすることができることを特徴
とするものである。
ラは、請求項１記載のプログラマブルコントローラで、
起動時には、起動前に外部から設定された前記プログラ
ムカウンタの初期値に基づいて、前記命令メモリの正し
い番地の命令からフェッチすることができることを特徴
とするものである。
【００２２】
【発明の実施の形態】図１及び図４に基づいて本発明の
プログラマブルコントローラの一実施形態について説明
する。但し、本発明に関する部分のみを図示することと
し、その他の構成は、図４に示した構成と同等であると
して詳細な説明を省略することとする。
プログラマブルコントローラの一実施形態について説明
する。但し、本発明に関する部分のみを図示することと
し、その他の構成は、図４に示した構成と同等であると
して詳細な説明を省略することとする。
【００２３】図１は、IFで示される第１ステージのみを
示したブロック図である。図で、ADD1は、クロック信号
φ３で駆動されるプログラムカウンタPCの値に１を加算
（インクリメント）する加算器、MUX1は、プログラムカ
ウンタPCのインクリメントを停止させる制御信号PC-HZD
に制御されて、プログラムカウンタPCにセットする値
を、加算器ADD1の出力の値、または、プログラムカウン
タPCの自分自身の値に切り替えるマルチプレクサ、ADD2
はプログラムカウンタPCの出力に１を加算（インクリメ
ント）する加算器、PC1 は、プログラムカウンタPCを駆
動しているクロック信号φ３よりも早いタイミングで変
化するクロック信号φ２で駆動される、加算器ADD2の出
力が格納されるレジスタである。
示したブロック図である。図で、ADD1は、クロック信号
φ３で駆動されるプログラムカウンタPCの値に１を加算
（インクリメント）する加算器、MUX1は、プログラムカ
ウンタPCのインクリメントを停止させる制御信号PC-HZD
に制御されて、プログラムカウンタPCにセットする値
を、加算器ADD1の出力の値、または、プログラムカウン
タPCの自分自身の値に切り替えるマルチプレクサ、ADD2
はプログラムカウンタPCの出力に１を加算（インクリメ
ント）する加算器、PC1 は、プログラムカウンタPCを駆
動しているクロック信号φ３よりも早いタイミングで変
化するクロック信号φ２で駆動される、加算器ADD2の出
力が格納されるレジスタである。
【００２４】また、１はレジスタPC1 が指示するアドレ
スに格納された命令を出力する命令メモリ、MUX2は、制
御信号PC-HZDに制御されて、命令レジスタIRに格納する
値を、命令メモリ１の出力、または、命令レジスタIR自
身に格納されている値に切り替えるマルチプレクサで、
制御信号PC-HZDが０の時は、命令メモリ１の出力を命令
レジスタIRに格納し、制御信号PC-HZDが１の時は、命令
レジスタIRには、命令レジスタIR自身に格納されていた
値をセットするように構成されている。
スに格納された命令を出力する命令メモリ、MUX2は、制
御信号PC-HZDに制御されて、命令レジスタIRに格納する
値を、命令メモリ１の出力、または、命令レジスタIR自
身に格納されている値に切り替えるマルチプレクサで、
制御信号PC-HZDが０の時は、命令メモリ１の出力を命令
レジスタIRに格納し、制御信号PC-HZDが１の時は、命令
レジスタIRには、命令レジスタIR自身に格納されていた
値をセットするように構成されている。
【００２５】つまり、図１に示すプログラマブルコント
ローラは、図４に示したプログラマブルコントローラに
対して、プログラムカウンタPCと同じデータ幅を有しク
ロック信号φ２で駆動されるレジスタPC1 を設けたもの
であり、制御信号PC-HZDの値に関わらず、プログラムカ
ウンタPCに１を加えた値をレジスタPC1 にラッチし、こ
の値を、読みだすべき命令が格納された命令メモリ１の
アドレスとして命令をフェッチするように構成し、ま
た、制御信号PC-HZDの値が１の時には、命令レジスタIR
は、命令メモリ１の値を取り込まずに、自分自身の値を
保持するように構成されている。
ローラは、図４に示したプログラマブルコントローラに
対して、プログラムカウンタPCと同じデータ幅を有しク
ロック信号φ２で駆動されるレジスタPC1 を設けたもの
であり、制御信号PC-HZDの値に関わらず、プログラムカ
ウンタPCに１を加えた値をレジスタPC1 にラッチし、こ
の値を、読みだすべき命令が格納された命令メモリ１の
アドレスとして命令をフェッチするように構成し、ま
た、制御信号PC-HZDの値が１の時には、命令レジスタIR
は、命令メモリ１の値を取り込まずに、自分自身の値を
保持するように構成されている。
【００２６】図１に示すプログラマブルコントローラの
命令フェッチのタイミングを示すタイミングチャートを
図２に示す。（ａ）に示す、クロック信号φ３で更新さ
れるプログラムカウンタPCの値に１を加えた値を、
（ｂ）に示す、クロック信号φ２で動作するレジスタPC
1 にラッチする。（ｄ）に示す、命令レジスタIRは、こ
のレジスタPC1 に保持された値をアドレスとして、命令
メモリ１の内容をフェッチするが、（ｃ）に示す制御信
号PC-HZDの値が１の時には、命令メモリ１の値を取り込
まずに自分自信の値を保持するように動作する。
命令フェッチのタイミングを示すタイミングチャートを
図２に示す。（ａ）に示す、クロック信号φ３で更新さ
れるプログラムカウンタPCの値に１を加えた値を、
（ｂ）に示す、クロック信号φ２で動作するレジスタPC
1 にラッチする。（ｄ）に示す、命令レジスタIRは、こ
のレジスタPC1 に保持された値をアドレスとして、命令
メモリ１の内容をフェッチするが、（ｃ）に示す制御信
号PC-HZDの値が１の時には、命令メモリ１の値を取り込
まずに自分自信の値を保持するように動作する。
【００２７】図１のレジスタPC1 を設けることによっ
て、命令メモリ１のアドレスをプログラムカウンタPCよ
り早い時点に確定させることができ、よりアクセス時間
が長い命令メモリ１を用いることが可能になる。また、
それに加えて、プログラムカウンタPCのインクリメント
を停止させる制御信号PC-HZDが、インクリメントを停止
させる旨の信号である場合（１である場合）には、命令
メモリ１から読み出した値を、命令をフェッチする命令
レジスタIRに読み込まずに、その命令レジスタIRに自分
自身の値を保持させるように構成したことにより、プロ
グラムカウンタPCのインクリメントを停止させる命令を
実行する場合にも、命令メモリ１に、よりアクセス時間
が長いメモリを用いることが可能になる。
て、命令メモリ１のアドレスをプログラムカウンタPCよ
り早い時点に確定させることができ、よりアクセス時間
が長い命令メモリ１を用いることが可能になる。また、
それに加えて、プログラムカウンタPCのインクリメント
を停止させる制御信号PC-HZDが、インクリメントを停止
させる旨の信号である場合（１である場合）には、命令
メモリ１から読み出した値を、命令をフェッチする命令
レジスタIRに読み込まずに、その命令レジスタIRに自分
自身の値を保持させるように構成したことにより、プロ
グラムカウンタPCのインクリメントを停止させる命令を
実行する場合にも、命令メモリ１に、よりアクセス時間
が長いメモリを用いることが可能になる。
【００２８】プログラムカウンタPCの値が１ずつ加算さ
れていくかそのままの値を保持し続ける命令を実行する
だけなら、図１に示したプログラマブルコントローラの
回路構成だけで仕様通りに動作するが、プログラマブル
コントローラには、このような命令の他にも条件分岐や
無条件分岐などの、プログラムカウンタPCを更新する命
令が存在する。また、命令メモリ１と共通のアドレスバ
スを用いるビットメモリ（図示省略）の値を読み書きす
るプログラマブルコントローラ特有の微分命令も存在す
る。また、プログラマブルコントローラが停止している
時に外部からプログラムカウンタPCの初期値がセットさ
れ、起動時にはその番地の命令メモリ１の内容からフェ
ッチし始めるが、ここで、図１に示したプログラマブル
コントローラのように、プログラムカウンタPCの値に１
を加えた値を命令メモリ１のアドレスに用いると、停止
中に与えられたプログラムカウンタPCの番地の命令をフ
ェッチできなくなってしまう。
れていくかそのままの値を保持し続ける命令を実行する
だけなら、図１に示したプログラマブルコントローラの
回路構成だけで仕様通りに動作するが、プログラマブル
コントローラには、このような命令の他にも条件分岐や
無条件分岐などの、プログラムカウンタPCを更新する命
令が存在する。また、命令メモリ１と共通のアドレスバ
スを用いるビットメモリ（図示省略）の値を読み書きす
るプログラマブルコントローラ特有の微分命令も存在す
る。また、プログラマブルコントローラが停止している
時に外部からプログラムカウンタPCの初期値がセットさ
れ、起動時にはその番地の命令メモリ１の内容からフェ
ッチし始めるが、ここで、図１に示したプログラマブル
コントローラのように、プログラムカウンタPCの値に１
を加えた値を命令メモリ１のアドレスに用いると、停止
中に与えられたプログラムカウンタPCの番地の命令をフ
ェッチできなくなってしまう。
【００２９】そこで、これらの問題を解決するためのプ
ログラマブルコントローラの一実施形態を図３のブロッ
ク図に示す。図３に示すプログラマブルコントローラ
は、図１に示すプログラマブルコントローラに対して、
マルチプレクサMUX3を付加して、レジスタPC1 に格納す
る値を、プログラムカウンタPCの値、または、加算器AD
D2の出力の値、または、後段のパイプラインレジスタか
ら与えられる、分岐先アドレスまたはビットメモリ書き
戻しアドレス、または、プログラムカウンタPCの値の、
いずれかに切り替えられるように構成したものである。
起動直後には、プログラムカウンタPCの値をそのまま、
レジスタPC1 にラッチする。
ログラマブルコントローラの一実施形態を図３のブロッ
ク図に示す。図３に示すプログラマブルコントローラ
は、図１に示すプログラマブルコントローラに対して、
マルチプレクサMUX3を付加して、レジスタPC1 に格納す
る値を、プログラムカウンタPCの値、または、加算器AD
D2の出力の値、または、後段のパイプラインレジスタか
ら与えられる、分岐先アドレスまたはビットメモリ書き
戻しアドレス、または、プログラムカウンタPCの値の、
いずれかに切り替えられるように構成したものである。
起動直後には、プログラムカウンタPCの値をそのまま、
レジスタPC1 にラッチする。
【００３０】プログラムカウンタPCの値に１を加えた値
（加算器ADD2の出力の値）以外の入値をレジスタPC1 に
格納する値として選択するのは、分岐条件が成立して分
岐命令を実行する時と、微分命令でビットメモリに書き
戻す時と、起動直後の最初に実行される命令をフェッチ
するときであるが、これらの入力を選択する信号は図３
では省略している。
（加算器ADD2の出力の値）以外の入値をレジスタPC1 に
格納する値として選択するのは、分岐条件が成立して分
岐命令を実行する時と、微分命令でビットメモリに書き
戻す時と、起動直後の最初に実行される命令をフェッチ
するときであるが、これらの入力を選択する信号は図３
では省略している。
【００３１】
【発明の効果】本発明の５段パイプライン構造のプログ
ラマブルコントローラによれば、プログラムカウンタを
駆動するクロック信号が変化するタイミングと、命令レ
ジスタを駆動するクロック信号が変化するタイミングと
の間の時間の差が短く、データメモリに比べて必要以上
に高速なメモリを、命令メモリに採用しなければならな
い場合でも、命令メモリのアドレスが確定してから命令
メモリの値を読み出すまでの時間を延ばすことが可能と
なり、命令メモリとして、より低速なメモリを採用して
コストを下げることが可能になる。
ラマブルコントローラによれば、プログラムカウンタを
駆動するクロック信号が変化するタイミングと、命令レ
ジスタを駆動するクロック信号が変化するタイミングと
の間の時間の差が短く、データメモリに比べて必要以上
に高速なメモリを、命令メモリに採用しなければならな
い場合でも、命令メモリのアドレスが確定してから命令
メモリの値を読み出すまでの時間を延ばすことが可能と
なり、命令メモリとして、より低速なメモリを採用して
コストを下げることが可能になる。
【００３２】また、請求項３記載のプログラマブルコン
トローラによれば、請求項１記載のプログラマブルコン
トローラで、プログラムカウンタを更新する分岐命令を
正しく実行することができる。
トローラによれば、請求項１記載のプログラマブルコン
トローラで、プログラムカウンタを更新する分岐命令を
正しく実行することができる。
【００３３】請求項４記載のプログラマブルコントロー
ラによれば、請求項１記載のプログラマブルコントロー
ラで、プログラムカウンタを更新する微分命令を正しく
実行することができる。
ラによれば、請求項１記載のプログラマブルコントロー
ラで、プログラムカウンタを更新する微分命令を正しく
実行することができる。
【００３４】請求項５記載のプログラマブルコントロー
ラによれば、請求項１記載のプログラマブルコントロー
ラで、起動直後にも正しく命令をフェッチすることがで
きるようになる。
ラによれば、請求項１記載のプログラマブルコントロー
ラで、起動直後にも正しく命令をフェッチすることがで
きるようになる。
【図１】本発明のプログラマブルコントローラの一実施
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本発明のプログラマブルコントローラのタイミ
ングの一実施形態を示すタイミングチャートである。
ングの一実施形態を示すタイミングチャートである。
【図３】本発明のプログラマブルコントローラの異なる
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【図４】従来のプログラマブルコントローラの一例を示
すブロック図である。
すブロック図である。
【図５】従来のプログラマブルコントローラのタイミン
グの一例を示すタイミングチャートである。
グの一例を示すタイミングチャートである。
１ 命令メモリ ３ レジスタファイル（汎用レジスタ） ４ データメモリ IF 第１ステージ ID 第２ステージ EX 第３ステージ MEM 第４ステージ WB 第５ステージ PC プログラムカウンタ PC1 レジスタ IR 命令レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−18901（ＪＰ，Ａ) 特開 平４−239918（ＪＰ，Ａ) 特開 平５−61901（ＪＰ，Ａ) 特開 平３−174625（ＪＰ，Ａ) 米国特許5933651（ＵＳ，Ａ) 欧州特許出願公開766155（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38 G06F 7/00
Claims (5)
- 【請求項１】 命令メモリから命令を取り出す命令フェ
ッチ処理を行う第１ステージと、命令デコード処理及び
汎用レジスタから値を取り出すレジスタフェッチ処理を
行う第２ステージと、算術論理演算処理またはデータア
ドレス演算処理または分岐先の実効アドレス計算処理ま
たは分岐条件の判定処理を行う第３ステージと、データ
メモリへのメモリアクセス処理または分岐処理を行う第
４ステージと、ビット演算処理または前記汎用レジスタ
への書き込み処理または分岐処理を行う第５ステージ
の、５つのステージをパイプライン実行する５段パイプ
ライン構造のプログラマブルコントローラであって、プ
ログラムカウンタのインクリメントを停止させる制御信
号の値に関わらず、前記プログラムカウンタの値に１を
加えた値を、前記プログラムカウンタを駆動しているク
ロック信号よりも早いタイミングで変化する別のクロッ
ク信号で駆動されるレジスタにラッチし、そのレジスタ
の値を前記プログラムカウンタの値の代わりに命令メモ
リのアドレスとして用いて命令をフェッチする機能を有
することを特徴とする５段パイプライン構造のプログラ
マブルコントローラ。 - 【請求項２】 前記プログラムカウンタのインクリメン
トを停止させる制御信号が、インクリメントを停止させ
る旨の信号である場合には、前記命令メモリから読み出
した値を、命令をフェッチする命令レジスタに読み込ま
ずに、その命令レジスタに自分自身の値を保持させるよ
うに構成されていることを特徴とする請求項１記載の５
段パイプライン構造のプログラマブルコントローラ。 - 【請求項３】 分岐命令実行時に分岐条件が成立した場
合には、分岐命令実行中に計算した分岐先アドレスを命
令メモリのアドレスとして命令フェッチを行うことがで
きることを特徴とする請求項１記載の５段パイプライン
構造のプログラマブルコントローラ。 - 【請求項４】 微分命令実行時に、計算により求めたビ
ットメモリアドレスを用いてビットメモリ書き戻しを行
うことができることを特徴とする請求項１記載の５段パ
イプライン構造のプログラマブルコントローラ。 - 【請求項５】 起動時には、起動前に外部から設定され
た前記プログラムカウンタの初期値に基づいて、前記命
令メモリの正しい番地の命令からフェッチすることがで
きることを特徴とする請求項１記載の５段パイプライン
構造のプログラマブルコントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282826A JP3063593B2 (ja) | 1995-10-31 | 1995-10-31 | プログラマブルコントローラ |
| US08/721,181 US5933651A (en) | 1995-09-29 | 1996-09-27 | Programmable controller |
| CNB961211032A CN1137421C (zh) | 1995-09-29 | 1996-09-29 | 可编程控制器 |
| DE69621091T DE69621091T2 (de) | 1995-09-29 | 1996-09-30 | Programmierbare Steuerung |
| KR1019960042852A KR100260012B1 (ko) | 1995-09-29 | 1996-09-30 | 프로그래머블 컨트롤러 |
| EP96115647A EP0766155B1 (en) | 1995-09-29 | 1996-09-30 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282826A JP3063593B2 (ja) | 1995-10-31 | 1995-10-31 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128237A JPH09128237A (ja) | 1997-05-16 |
| JP3063593B2 true JP3063593B2 (ja) | 2000-07-12 |
Family
ID=17657589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282826A Expired - Fee Related JP3063593B2 (ja) | 1995-09-29 | 1995-10-31 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063593B2 (ja) |
-
1995
- 1995-10-31 JP JP7282826A patent/JP3063593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09128237A (ja) | 1997-05-16 |
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