KR970007129B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR970007129B1
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도시오 스가노
고지 나가오까
세이이찌로우 쯔꾸이
요시아끼 와까시마
미찌오 다미모또
마사유끼 와따나베
스구루 사까구찌
구니히꼬 니시
아이조 가네다
고지 세리자와
미찌하루 혼다
도오루 요시다
다께시 고마루
아쯔시 나까무라
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
히다찌도부 세미콘닥터 가부시끼가이샤
스즈끼 진이찌로
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Abstract

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Description

반도체 장치 및 그 제조방법
제1도는 본 발명의 반도체 장치에 사용되는 수지가 없는 TAB의 평면도.
제2도는 제1도의 수지로 코팅한 TAB의 평면도.
제3도는 제2도의 X-X선에 따른 단면도.
제4도는 본 발명의 반도체 장치에 사용되는 커넥터의 평면도.
제5도는 제4도의 커넥터의 측면도.
제6도는 커넥터를 갖는 반도체 장치의 평면도.
제7도는 제6도의 Y-Y선에 따른 단면도.
제8도는 위치맞춤 구멍을 갖는 커넥터의 평면도.
제9도는 위치맞춤 패턴을 갖는 TAB의 주요부 확대도.
제10도는 커넥터의 1예의 주요부 확대도.
제11도는 (a)는 반도체 모듈의 1예의 평면도.
제11도는 (b) 및 제11도(c)는 핀 배치도.
제12도는 제11도(a)의 A-A선에 따른 단면도.
제13도는 제11도(b)의 반도체 모듈의 측면도.
제14도는 적층된 커넥터를 갖는 반도체 장치의 주요부 확대 단면도.
제15도는 본 발명의 반도체 모듈의 1예의 전체 회로 블럭도.
제16도는 제15도에 따른 적층된 커넥터를 갖는 반도체 장치의 주요부 사시도.
제17도는 본 발명의 반도체 모듈의 다른예의 전체 회로 블럭도.
제18도는 제17도에 따른 적층된 커넥터를 갖는 반도체 장치의 주요부 사시도.
제19도, 제21도, 제22도 및 제23도 (a)∼(c)는 본 발명의 반도체 모듈을 사용한 경우의 패키지 변형예의 각종 측면도.
제20도는 제19도의 평면도.
제24도는 반도체 모듈의 1예의 평면도.
제25도는 제24도의 B-B선에 따른 단면도.
제26도는 제24도의 반도체 모듈의 측면도.
제27도는 제24도의 반도체 모듈의 전체 회로 블럭도.
제28도는 반도체 모듈의 1예의 평면도.
제29도는 제28도의 C-C선에 따른 단면도.
제30도는 제28도의 반도체 모듈의 측면도.
제31도는 제28도의 반도체 모듈의 핀 배치도.
제32도는 제28도의 반도체 모듈의 전체 회로 블럭도.
제33도는 제28도에 따른 적층된 커넥터를 갖는 반도체 장치의 주요부 사시도.
제34도(a) 및 제35도∼제37도(a)는 리이드 형상을 변경한 커넥터를 갖는 반도체 장치의 측면도.
제34도(b)는 제34도(a)의 커넥터 접속부의 확대 측면도.
제37도(b)는 제37도(a)의 최하단의 일부 확대 측면도.
제38도는 최하단 커넥터의 1예의 상면도.
제39도는 제38도의 커넥터를 사용한 커넥터를 갖는 반도체 장치의 측면도.
제40도는 최하단 커넥터의 다른예를 사용한 커넥터를 갖는 반도체 장치의 측면도.
제41도∼제43도는 적층된 커넥터를 갖는 반도체 장치의 다른예에 의한 주요부 사시도.
제44도는 커넥터의 1예의 평면도.
제45도(a) 및 제45도(b)는 커넥터를 갖는 반도체 장치의 다른예의 평면도 및 그의 측면도.
제46도는 본 발명에 따른 멀티 칩 반도체 장치의 단면도.
제47도 및 제48도는 필름 캐리어 반도체 장치의 단면도 및 그의 평면도.
제49도(a)∼(g)는 필름 캐리어 반도체 장치의 제조공정을 도시한 단면도 및 평면도.
제50도∼제54도는 필름 캐리어 반도체 장치의 일부 확대 평면도 및 단면도.
제55도 및 제56도는 필름 캐리어 반도체 장치의 다른예에 의한 단면도.
제57도∼제62도는 본 발명의 멀티 칩 반도체 장치의 제조공정의 흐름도.
제63도는 본 발명의 1예인 멀티 칩 반도체 모듈의 제조공정의 흐름도.
본 발명은 반도체 장치의 구조와 그 제조방법에 관한 것으로, 특히 필름 캐리어를 사용해서 종래의 IC패키지와 동일한 실장면적에 대하여 여러배의 메모리 용량을 갖는 대용량 멀티 칩 반도체 장치에 관한 것이다.
반도체 메모리는 대형 컴퓨터, 워크 스테이션, 퍼스널 컴퓨터, 워드 프로세서, 팩시밀리 등의 정보기기에 널리 사용되며, 최근 이들 기기의 고성능화, 제품 확대가 더욱 진행됨에 따라 여기에 사용되는 반도체 메모리의 수요도 가속도로 증대해 갈 것으로 예상된다.
이것에 대해서, 대용량의 메모리를 필요로 하는 장치기기 내에서의 반도체 메모리가 차지하는 실장면적은 증대하는 경향에 있으므로, 기기의 소형, 경량화를 저해하는 최대의 요인으로 되고 있다. 이 문제를 해결하기 위해서 종래부터 칩내 소자의 고집적화에 의한 1칩당 메모리 용량 증대, 패키지된 반도체 모듈을 프린트 배선기판에 고밀도로 실장, 또 여러개의 반도체 칩을 두께방향으로 적층해서 고밀도화를 도모하는 것이 행해지고 있었다. 이들줄 프린트 기판으로의 고밀도 실장은 주로 면을 갖는 실장형 반도체 장치의 하나인 TAB(Tape Automated Bonding 법으로 반도체 칩을 테이프 캐리어의 리이드에 접속한 반도체 장치)를 여러개 배열하고, 각각의 TAB의 리이드를 프린트 기판상의 신호배선에 접속하는 것에 의해 실행하고 있다. 또, 여러개의 반도체 칩을 두께방향으로 적층하는 방법은 각각의 단일체 모듈의 외부 리이드부를 프린트 기판에 직접 접속하는 것 등이 실행되고 있다.
또한, 이들 기술에 관한 문헌으로서는 일본국 특허 공개공보 소화 59-194469호, 일본국 특허 공개공보 소화 61-101067호, 일본국 특허 공개공보 소화 62-195138호를 들 수가 있다.
본 발명자는 상술한 실장기술을 검토한 결과, 다음과 같은 문제점을 발견하였다.
먼저, 칩내 소자의 고집적화는 종래기술의 연장으로는 해결할 수 없는 새로운 국면을 맞이하고 있으므로, 신기술 및 생산실비의 개발이 필요하다.
다음에, 프린트 기판으로의 고밀도 실장은 상기 TAB가 기판상에 1개씩 나란히 실장되므로, 이 TAB자체가 반도체 칩을 패키지로 봉하여 막은 반도체 장치에 비해서 매우 소형이며 또한 그 두께가 얇다는 장점이 있음에도 불구하고, 실장면적이 크게 된다는 문제점이 있었다.
또, 여러개의 반도체 칩을 두께방향으로 적층하는 방법에 있어서는 종래 단일체 모듈의 각각의 외부 리이드부를 직접 실장기판에 접속하는 방법이나 단일체 모듈의 각각의 신호를 인출하기 위해서 각각에 대응해서 형성된 배선을 갖는 프레임을 사용하는 방법이 있었다. 그러나, 그 외형치수가 크게 되거나 또는 제조공정이 복잡하게 된다는 문제점이 있었다.
본 발명의 목적은 실장밀도를 높게 한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 종래의 패키지와 동일한 실장면적에 대해서 여러배의 메모리 용량을 갖는 패키지 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 간단한 제조공정으로 상술한 패키지구조를 얻는 것이다.
본 발명의 또 다른 목적은 다수의 반도체 칩을 콤팩트하게 실장할 수 있는 메모리 모듈을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
상기 목적을 달성하기 위해서 본 출원에서 개시되는 발명의 개요를 간단하게 설명하면 다음과 같다.
먼저, 제1의 방법으로서 종래의 TAB법에 의해서 형성된 TAB의 외부 리이드 위치에 배선 패턴을 형성한 커넥터를 개재시켜서 여러개의 반도체 칩을 적층하는 것에 의해, 종래의 TAB의 실장면적으로 여러배의 메모리 용량의 반도체 장치를 얻는 것이다. 즉, 적층하는 여러개의 반도체 칩에서 신호를 공통으로 사용할 수 있는 단자는 각각 상기 커넥터의 배선 패턴을 사용해서 접속되도록 적층한다. 그리고, 공통으로 사용할 수 없는 칩 선택용 단자는 각각의 반도체 칩에 각각 신호를 공급 또는 인출하지 않으면 안되므로, 상기 커넥터의 배선 패턴중 공통으로 사용할 수 없는 칩 선택용 단자에 대응하는 것만을 각각 잘못해서 서로 단락하지 않도록 형성한다. 이렇게 하는 것에 의해서, 1회의 신호공급으로 여러개의 반도체 칩의 공통단자 전체에 신호가 공급된다. 그리고, 1개의 칩선택용 단자에 신호를 공급하면 여러개의 반도체 칩중 1개의 칩만을 선택해서 사용할 수 있다는 것이다.
이 제1의 방법에 의하면, 1개의 칩 선택용 단자에 신호를 공급하고, 공통으로 할 수 있는 단자에는 한번에 신호를 공급하므로, 종래 1개의 TAB를 실장한 경우와 동일한 신호 공급경로로도 좋게 된다. 그리고, 본원에 있어서는 여러개의 TAB를 적층하므로 여러배의 메모리 용량을 얻을 수가 있다. 또, 상기 커넥터는 TAB와 거의 동일한 크기이므로, 즉 종래의 실장면적으로 적층한 칩의 여러배의 메모리 용량을 용이하게 얻을 수 있다는 것이다.
다음에, 제2의 방법으로서는 TAB의 조립공정을 생략하고, 상술한 목적을 얻을 수 있도록 구성된 리이드를 갖는 커넥터를 사용하는 것이다. 즉, 제1의 방법에 있어서 배선패턴 대신에 이것과 동일한 기능을 갖게 한 리이드를 직접 커넥터에 형성해 놓고, 종래 TAB에 사용되는 범프 전극이 형성된 반도체 칩을 접속해서 커넥터를 갖는 TAB가 형성된다. 이 제2의 방법에 의한 커넥터를 갖는 TAB의 커넥터부의 리이드 끝부분은 제1의 방법의 배선 패턴부와 마찬가지로 구성되어 있으므로, 여러개의 TAB를 적층해서 그 적층한 여러배의 메모리 용량을 용이하게 얻는다는 목적을 달성할 수가 있다.
또, 제3의 방법으로서는 종래의 TAB법에 있어서의 디바이스 홀의 바깥쪽에 사각구멍을 마련하고, 그 사각구멍의 바깥쪽의 외부 리이드 아래에 벤드 베이스(bend base)를 설정한다. 그리고, 상기 사각구멍 위에 위치하는 리이드부를 구부리고, 디바이스 홀과 사각구멍 사이의 프레임 베이스와 상기 밴드 베이스를 대향시켜서 접착제로 고정한다. 이 프레임 베이스와 밴드 베이스의 부분이 상술한 커넥터와 동일한 기능을 갖고 있다. 리이드부는 상술한 커넥터와 마찬가지로 공통으로 사용할 수 있는 단자에 접속되어 있는 리이드와 적층된 각 단에 따른 선택용 단자에 접속되어 있는 리이드가 있다. 이 제3의 방법에 의한 프레임 베이스를 갖는 TAB는 제1의 방법과 마찬가지의 효과를 얻을 수가 있다.
상술한 방법에 대해서, 1M비트의 DRAM(Dynamic Random Access Memory)을 4개 적층한 경우를 1예로서 설명한다. 상기 DRAM은 데이타 입출력 단자, 라이트 인에이블(
Figure kpo00001
)단자, 어드레스 단자,
Figure kpo00002
(Column Address Strobe)단자가 상술한 공통단자에 해당하고,
Figure kpo00003
(Row Address Strobe)단자가 칩 선택용 단자에 해당한다. 그리고 적층된 반도체 칩중, 예를들면 최하단을 선택하는 경우에 있어서 공통단자는 상기 커넥터의 배선패턴에 의해서 접속되어 있으므로, 1회의 신호공급으로 각단에 신호가 공급된다. 그와 동시에, 최하단의
Figure kpo00004
단자에 접속되어 있는 기판상의 배선패턴에 신호를 공급한다. 칩 선택용의 단자에 접속된 상기 커넥터의 배선 패선 사이는 서로 단락하지 않도록 형성되어 있으므로, 공통단자일 때와는 달리 1회의 신호공급으로 다른단의 단자에 신호가 공급되는 일은 없다.
즉, 상술한 수단에 의하면 다음과 같은 효과를 얻을 수가 있다.
종래의 TAB의 실장면적과 동등한 패키지 두께이거나 실장면적보다 약간 두껍게 하는 것에 의해, 적층하는 칩의 여러배로 메모리 용량을 증가할 수 있다.
또, 고밀도 실장에 적합한 패키지를 얻을 수가 있다.
또한, 리이드를 갖는 커넥터에 칩을 탑재하므로, TAB 조립공정을 생략할 수가 있다.
그리고, 종래의 TAB법에 있어서의 필름 캐리어 테이프를 사용한 제조공정을 적용할 수 있어 간단한 공정으로 본 발명의 메모리 모듈 디바이스를 얻을 수가 있다.
실시예 1
본원에 있어서 동일한 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.
이하, 본 발명의 실시예 1을 제1도∼제44도에 따라서 설명한다.
먼저, 제1도∼제3도에 있어서, 실리콘 단결정 기판의 주면에 바라는 회로를 형성해서 이루어지는 반도체 칩(1a)에는 외부단자로서의 기능을 갖는 범프전극(7a)가 형성되어 있고, 폴리 이미드 또는 글라스 에폭시로 이루어지는 절연성의 필름 캐리어 테이프(2a)에는 Cu-Su 도금, Cu-땜납 도금 또는 Cu-Ni/Au 도금으로 이루어지는 여러개의 리이드인 리이드 패턴(3a),(4a)가 형성되어 있고, 금범프(7a)는 상기 리이드 패턴(3a)의 내부 리이드부(5a)와 전기적으로 접속되어 있다. 외부 리이드부(6a)는 반도체 칩(1a)의 바깥쪽으로 연장하고 있다.
제1도 및 제2도에 도시한 바와 같이, 본 발명의 TAB에 있어서는 상기 여러개의 리이드중의 하나이고 또한 칩상의 범프(7a)와 제1도전층과는 이 리이드에 의해서 기계적으로 접속되어 있지만 전기적으로는 접속되어 있지 않은 더미 리이드 패턴(4a)가 형성되어 있다.
반도체 칩(1a)의 상면 및 내부 리이드부(5a)를 포함하는 반도체 칩(1a)의 측부에는 칩 및 접속부를 보호하기 위한 수지(8a)가 코팅되어 있다. 코팅재로서의 수지(8a)는 예를들면 에폭시계 수지가 사용된다.
제4도 및 제5도에 도시한 것은 제1도∼제3도의 TAB를 적층하는 경우에 각각의 TAB사이에 삽입되는 반도체 칩 탑재수단인 커넥터(9a)이다. 이 커넥터(9a)는 사각형상의 글라스 에폭시 수지 또는 세라믹으로 이루어져 있고, 중앙부에 반도체 칩 탑재용의 구멍(9b)를 갖는다. 또, 이 커넥터(9a)에는 그 주면에 표면패턴(제1도체층)(10a)와 그 주면에 대향하는 이면에 이면패턴(제2도체층)(11a)가 형성되고, 이들 Cu 도금, Cu-Ni/Au 도금, Cu-땜납 도금 또는 Cu-Sn 도금으로 이루어지는 도전체인양 패턴은 스루홀(12a)에 의해서 서로 대향하는 것끼리가 전기적으로 연결되어 있다. 또한, 커넥터(9a)의 코너부에는 구리 패턴으로 이루어지는 위치맞춤 패턴(13a)가 마련되어 있다. 세라믹 커넥터인 경우는 Mo-Ni/Au 도금 또는 W-Ni/Au 도금으로 이루어지는 패턴이 형성된다.
제6도 및 제7도는 본 발명을 구성하기 위한 커넥터를 갖는 반도체 장치(15a)를 도시한 것이다. 이것은 제4도의 커넥터(9a)에 제2도에서 도시한 수지로 코팅한 TAB를 탑재한 것이다. 커넥터(9a)의 표면패턴(제1도전층)(10a)와 상기 리이드의 상기 외부 리이드부(6a)는 제1접속층(14a)를 거쳐서 전기적으로 접속되어 있다.
상기 반도체 칩 탑재수단의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 칩의 주면에서 그의 대향하는 이면까지의 거리보다 길다.
제8도는 커넥터(9a)의 1예로서, 위치맞춤 구멍(16a)를 표면패턴(10a)를 관통해서 형성한 것으로 커넥터(9a)의 대각위치에 2개 마련하고 있다.
제9도는 제8도의 커넥터(9a)에 탑재하기 위한 TAB의 일부이고, 리이드 패턴(3a)에 위치맞춤 패턴(17a)를 마련하고 있다.
제10도는 커넥터(9a)의 다른예이다. 표면패턴(10a)와 이면 패턴을 연결하기 위한 스루홀(12a)에서 서로 인접해서 위치하는 스루홀을 지그재그형상으로 형성하고 있다. 이렇게 하는것에 의해, 커넥터(9a)의 표면패턴(10a) 및 이면패턴(11a)의 각각의 패턴피치를 좁게할 수 있으므로, 커넥터를 작게 하는 것이 가능하게 된다.
본 발명에 사용되는 필름 캐리어 테이프(2a)는, 예를들면 폴리이미드계 수지막 또는 글라스 에폭시재 등을 적절한 폭으로 슬릿된 것에 의해 구성된다. 리이드 패턴(3a)는 상기 필름 캐리어 테이프상에, 예를들면 구리박을 적층하여 주지의 포토 레지스트 기술이나 에칭기술을 이용해서 형성할 수가 있다.
반도체 칩(1a)는, 예를들면 실리콘 단결정 기판으로 이루어지고, 주지의 기술에 의해서 이 칩내에는 다수의 회로소자가 형성되어 바라는 회로기능이 부여되어 있다.
범프(7a)는, 예를들면 금(Au)범프에 의해 구성된다.
수지(8a)는, 예를들면 액상의 에폭시 수지를 주체로 하고 포팅법으로 형성된다.
제11도∼제33도에 상기 커넥터를 갖는 반도체 장치를 사용해서 멀티 칩 반도체 장치, 즉 멀티 칩 반도체 메모리 모듈을 형성한 예를 도시한다.
제11도(b)는 제11도(a)의 멀티 칩 반도체 장치(반도체 메모리 모듈)를 사용한 1예인 핀배치 및 각각에 대응하는 핀기능을 나타내고 있고, 제11도(c)는 제11도(a)의 멀티 칩 반도체 장치(반도체 메모리 모듈)를 사용한 다른예인 핀배치 및 각각에 대응하는 핀기능을 나타내고 있다.
제14도는 제12도의 멀티 칩 반도체 장치(반도체 메모리 모듈)를 기판에 실장한 상태에서의 아래에서 1단째 및 2단째의 커넥터를 갖는 반도체 장치의 접속부를 확대한 단면도이다.
먼저, 제11도∼제14도에 있어서 본 발명에 의한 멀티 칩 반도체 장치(반도체 메모리 모듈)(23)의 구성을 설명한다.
제11도에 있어서 1M의 DRAM 반도체 칩을 사용한 경우, 배선패턴(19)가 형성된 글라스 에폭시재 또는 세라믹으로 이루어지는 기판(20)에 상기한 커넥터를 갖는 반도체 장치(15a)∼(15d)를 4개 적층하고, 전체로서 4M의 용량, 특히 메모리에 사용한 반도체 모듈(25)를 구성하고 있다. 상기 기판(20)은, 예를들면 지그재그인 라인형 패키지(ZIP)와 같이 인출된 인출 리이드(22)에 의해서 커넥터를 갖는 반도체 장치의 각 신호를 인출하도록 구성되어 있다.
제12도 및 제14도에 있어서, 최하단의 제1반도체 칩(1a) 및 제1반도체 칩 탑재수단(9a)로 이루어지는 커넥터를 갖는 반도체 장치(15a)는 커넥터(제1반도체 칩 탑재수단)(9a)의 이면패턴(제2도전층)(11a)와 글라스 에폭시로 이루어지는 기판(20)상에 형성되고, Cu-Ni/Au 도금, Cu-땜납 도금 또는 Cu-Su 도금으로 이루어지는 배선패턴(19)가 땜납을 사용하여 제3접속층(18)을 거쳐서 전기적으로 접속되어 있다. 밑에서 제2단째의 커넥터를 갖는 반도체 장치(15b)와 최하단의 제2단째의 제2반도체 칩(1) 및 제2반도체 칩 탑재수단(9b)로 이루어지는 커넥터를 갖는 반도체 장치(15a)는 땜납 등을 사용한 제2접속층(14b)를 거쳐서 전기적으로 접속되어 있다. 여기에서, 세라믹 기판의 경우는 Ag-Pd페이스트 또는 W.Mo-Ni/Au 도금으로 이루어지는 도체가 형성되어 있다.
적층된 밑에서 제2단째, 제3단째, 제4단째의 커넥터를 갖는 반도체 장치(15b),(15c), (15d)는 상기한 제1∼제7도의 커넥터를 갖는 반도체 장치(15a)(즉, 제12도에 있어서의 최하단의 커넥터를 갖는 반도체 장치)의 구성과 동일하고, 각 도면에 있어서 최하단의 커넥터를 갖는 반도체 장치에는 상기와 같이 부호끝에 「a」를, 또 제2단째는 「b」를, 제3단째에는「c」를, 제4단째에「d」를 붙여서 표시하고 있다.
또, 본 실시예의 반도체 모듈(25)에는 그 기판(20)상에 전원 노이즈 저감 및 필터로서의 기능을 갖는 콘덴서 칩(21)이 부착되어 있다.
제11도∼제14도의 반도체 모듈, 제15도, 제16도 및 제11도(b)에 있어서 본 발명의 멀티 칩 반도체 장치를 사용한 1예(응용예1)를 설명한다.
제15도, 제16도 및 제11도(b)의 핀배치의 반도체 메모리 모듈(25)에 있어서, 이것은 1M×1의 반도체 칩 4개를 사용해서 4M×1의 입출력을 구성하는 DRAM이고, 전체로서 4M의 메모리 모듈이다. 여기에서,
Figure kpo00005
신호는 워드선의 선택,
Figure kpo00006
신호는 컬럼 디코더의 선택을 실행한다. A0∼A9는 어드레스 입력핀,
Figure kpo00007
는 라이트 인에이블 핀이다. Vcc, Vss는 광의의 전원단자로서, 특히 Vcc는 전원전압 단자, Vss는 기준전압 단자라고 부른다. Din, Dout는 데이타 입력, 출력 신호 단자이다.
제15도는 상기한 제11도(b)의 핀배치의 반도체 메모리 모듈(25)의 전체 회로 블럭도이다. 동일 도면에서 나타내는 기능은 상술한 바와 마찬가지이므로 생략한다.
제16도는 커넥터를 갖는 반도체 장치(15a)∼(15d)를 적층해서 4M의 용량으로 되는 반도체 메모리 모듈(25)의
Figure kpo00008
단자부를 상세하게 도시한 사시도이다. 동일 도면의 커넥터를 갖는 반도체 장치(15a)∼(15d)에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 상기한 바와 같이 부호의 끝에는「a」∼「d」를 붙여서 표시한다.
제15도는 실시예1을 이용한 하나의 예(응용예1)이다. 각각의 메모리 칩(RAM0∼RAM3)은 1M의 용량이고,
Figure kpo00009
단자(30), 데이타 입력단자(Din)(26), 데이타 출력단자(Dout)(27),
Figure kpo00010
단자(28), 어드레스 단자(29), 전원단자(Vcc, Vss)는 공통으로 사용한다.
반도체 메모리 칩으로의 정보의 기억(데이타 입력) 및 기억되어 있는 정보의 리드(데이타 출력)는 칩내에 설정된 어드레스 단위로 실행된다. 어떤 어드레스로의 정보의 라이트는 어드레스를 지정하는 어드레스 신호, 라이트를 허가하는 라이트 인에이블 신호, 기억하는 데이타를 포함하는 데이타 신호가 필요하다.
먼저, 제15도에 있어서 데이타를 라이트하는 경우는 어드레스 단자(29)에 어드레스를 지정하는 신호를, 데이타 입력단자(26)에 라이트할 데이타 신호를,
Figure kpo00011
(라이트 인에이블) 단자(28)에 로우신호를, 그리고
Figure kpo00012
단자(31)과
Figure kpo00013
단자(30)에 신호를 인가하는 것에 의해서, 각각의 칩의 지정된 어드레스에 데이타가 라이트된다. 데이타를 리드하는 경우는 어드레스 단자(29)에 어드레스를 지정하는 신호를,
Figure kpo00014
단자(28)에 하이신호를,
Figure kpo00015
단자(31)과
Figure kpo00016
단자(30)에 신호를 인가하는 것에 의해, 지정된 어드레스의 데이타가 데이타 출력단자(27)에서 출력된다.
다음에, 상기의 동작을 제11도∼제16도에 따라서 설명한다.
제16도에 있어서, 제1∼제4 커넥터를 갖는 반도체 장치(15a)∼(15d)의 제1∼제4 반도체 메모리 칩(1a)∼(1d)의 상면에는 공통단자 패드(제1전극)(43a)∼(43d)와
Figure kpo00017
단자패드(제2전극)(42a)∼(42d)(RAS0, RAS1, RAS2, RAS3으로 표시하고 있다)가 형성되어 있다. 또, 제1∼제4반도체 칩(1a)∼(1d)와 각각에 대응하는 커넥터(제1∼제4 반도체 칩 탑재수단)(9a)∼(9d)의 제1도전층을 전기적으로 접속하기 위해서 여러개의 리이드가 마련되고, 이들은 각 반도체 메모리 칩에 형성된 제1전극인 공통단자 패드(43a)∼(4d)와 접속되어 있는 제1리이드중의 공통 리이도선(45a)∼(45d)와 각 반도체 메모리칩에 형성된 제2전극인
Figure kpo00018
단자패드(42a)∼(42d)와 접속되어 있는 제1리이드중의
Figure kpo00019
단자리이드선(44a)∼(44d)로 이루어진다. 또, 상기 제1리이드선 이외에 반도체 칩(1a)∼(1d)와는 전기적으로 접속되어 있지 않은 더미 리이드(재2리이드)(4a)가 형성되어 있다.
다음에, 커넥터(9a)∼(9d)에 있어서, 제1반도체 칩 탑재수단인 커넥터(9a)의 표면에는 제1 도전층(32a)∼(35a), (40a)가 형성되고, 그 제1도전층중의 하나는 공통 리이드선(45a)와 접속하고, 또 상하의 커넥터 사이의 도통을 취하기 위한 공통단자 패턴(40a), 제1반도체 메모리 칩(1a)를 선택하기 위한
Figure kpo00020
단자 리이드선(44a)와 접속하는
Figure kpo00021
단자패턴(제1도전층중의 하나이다)(35a), 커넥터 사이의 접속시의 간격을 메우고, 또한 제2∼제4커넥터(9b)∼(9d)의 더미 리이드(제2리이드)(4b)∼(4d)와 각각 서로 독립해서 전기적으로 접속하기 위한 더미 리이드(4a)와 접속하는 제3
Figure kpo00022
전용패턴(32a), 제2
Figure kpo00023
전용패턴(33a), 제1
Figure kpo00024
전용패턴(34a)로 이루어진다. 즉, 상기 제1반도체 칩(1)의 제2전극(42a)는 상기 제2반도체 칩 탑재수단의 제1도전층(35b)와는 전기적으로 절연되어 있다.
여기에서, 상기 공통단자는 어드레스 단자,
Figure kpo00025
단자, 데이타 입력, 출력 단자(Din, Dout) 및 전원단자이다. 또, 커넥터(9a)의 이면에는 제2도전층이 형성되고, 상기 제1도전층과 제2도전층과는 서로 대향하는 것끼리, 즉 제3∼제1
Figure kpo00026
전용패턴(32a)∼(34a)에 대응하는 위치에 이면 제3∼제1
Figure kpo00027
전용패턴(36a)∼(38a),
Figure kpo00028
단자패턴(35a)에 대응하는 위치에 이면
Figure kpo00029
단자패턴(39a), 공통단자 패턴(40a)에 대응하는 위치에 이면 공통단자 패턴(41a)가 형성되고, 스루홀(12a)에 의해서 전기적으로 접속되어 있다.
다음에, 제2반도체 칩 탑재수단인 커넥터(9b)의 표면에는 제1도전층(제1커넥터(9a)의 제1도전층과 동일하지만, 그들 부호는 생략한다)이 형성되고, 상술의 제1커넥터에서 설명한 패턴이외에 제2반도체 메모리 칩(1b)를 선택하기 위한
Figure kpo00030
단자패턴(35b)와 제1
Figure kpo00031
전용패턴(34b)를 접속하기 위한 접속패턴(46b)가 형성되어 있다. 커넥터(9b)의 이면에는 상기 커넥터(9a)의 이면
Figure kpo00032
단자패턴(39a)의 위치에 이면접속 패턴(47b)가 형성되어 있고,
Figure kpo00033
단자패턴(35b)와 이면접속 패턴(47b)는 절연되어 있다. 즉, 상기 제2반도체 칩(1b)의 제2전극(42b)는 상기 제1반도체 칩 탑재수단(커넥터)(9a)의 상기 제1도전층중의 하나인
Figure kpo00034
전용패턴(34a)에 접속되어 있는 상기 제2리이드(더미 리이드)(4a)에 전기적으로 접속되어 있다.
또, 제3반도체 칩 탑재수단인 커넥터(9c)의 표면에는 커넥터(9a)에서 기술한 패턴 이외에 제3반도체 메모리 칩(1c)를 선택하기 위한
Figure kpo00035
단자패턴(35c)와 제2
Figure kpo00036
전용패턴(33c)를 접속하기 위한 접속패턴(46c)가 형성되어 있고, 또한 상기 제1
Figure kpo00037
전용패턴(34a)의 위치에 표면 더미패턴(48c)가 형성되어 있다. 커넥터(9c)의 이면에는 상기 커넥터(9a)의 이면
Figure kpo00038
단자패턴(39a)와 이면 제1
Figure kpo00039
전용패턴(38a)의 위치에 이면접속 패턴(47c)가 형성되어 있다.
또, 제4반도체 칩 탑재수단은 커넥터(9d)의 표면에는 커넥터(9a)에서 기술한 패턴 이외에 제4반도체 메모리 칩(1d)를 선택하기 위한
Figure kpo00040
단자패턴(35d)와 제3
Figure kpo00041
전용패턴(32d)를 접속하기 위한 접속패턴(46d) 및 상기 제1, 제2
Figure kpo00042
전용패턴(34a),(33a)의 위치에 표면 더미패턴(48d)가 형성되어 있다. 커넥터(9d)의 이면에는 상기 커넥터(9a)의 이면
Figure kpo00043
단자 패턴(39a)와 이면 제1, 제2
Figure kpo00044
전용패턴(38a),(39a)의 위치에 이면접속 패턴(47d)가 형성되어 있다.
상기 반도체 칩 탑재수단의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 칩의 주면에서 그의 대향하는 이면까지의 거리보다 깊다.
여기에서,
Figure kpo00045
단자패턴(35c), (35d) 및 표면 더미패턴(48c),(48d)와 이면접속 패턴(47c), (47d)는 절연되어 있다.
제11도∼제14도에 도시한 반도체 메모리 모듈(25)는 기판(20)에 형성된 배선패턴(19)에 외부에서 신호가 공급되고, 제3접속층(18), 커넥터(제1반도체 칩 탑재수단)(9a)의 이면패턴(제2도전층)(11a), 스루홀(12a), 표면 패턴(제1도전층)(10a), 제1접속층(14a)를 거쳐서 외부 리이드부(6a) 및 내부 리이드부(5a)로 이루어지는 리이드, 범프전극(7a)를 통해서 제1단째의 반도체 칩(1a)내의 소자로 공급된다. 마찬가지로, 제2단째의 반도체 칩(1b), 제3단째의 반도체 칩(1c), 제4단째의 반도체 칩(1d)에도 동시에 신호가 공급된다.
제15도를 참조해서 설명하면, 반도체 칩(1a)의 특정 어드레스에 어떤 데이타를 라이트하는 동작을 예로들면, 어드레스 단자(20)에는「특정 어드레스」를 나타내는 신호를, 데이타 입력단자(26)에는 라이트하기 위한 데이타 신호를
Figure kpo00046
단자(28)에는 라이트 허가신호를 인가하고, 거의 동시에 반도체 칩(1a)에 연결되는
Figure kpo00047
단자(RAS0)(31a)와
Figure kpo00048
단자(30)에 신호를 보내는 것에 의해 어드레스 신호, 데이타 신호, 라이트 인에이블 신호,
Figure kpo00049
신호는 4개의 반도체 칩(1a)∼(1d)중 반도체 칩(1a)만 유효로 되고, 다른 반도체 칩(1b)∼(1d)에는 작용하지 않는다. 즉, 반도체 칩(1)의 특정 어드레스에는 필요한 데이타가 라이트되지만, 다른 3개의 비선택 반도체 칩의 특정 어드레스는 변화하지 않게 된다.
데이타의 리드에 대해서는
Figure kpo00050
단자(28)에 리드 허가신호를 인가하고, 그 이외에는 라이트와 동일한 접속상태에서 데이타 출력단자(27)에 반도체 칩(1a)의 특정 어드레스에 기억되어 있는 데이타가 출력되게 된다.
이와 같이, 2개 이상의 칩을 다중으로 해서 메모리 용량을 증가시키는 경우, 칩을 선택하기 위한 단자를 각 칩과 독립적으로 마련하는 것에 의해서, 그 이외의 단자는 모두 공통으로 사용할 수 있다.
다음에, 제16도를 사용해서 상술한 제15도의 동작을 설명한다.
신호의 공급경로는 상술한 바와 같고, 또 제16도에 있어서는 공통신호 단자, 즉 제15도의
Figure kpo00051
단자(30), 데이타 입력단자(26), 데이타 출력단자(27),
Figure kpo00052
단자(28), 어드레스 단자(29), Vcc, Vss는 공통단자 패드(제1전극)(43a)∼(43d) 및 공통 리이드선(45a)∼(45d)에 해당한다.
또,
Figure kpo00053
단자(31a)(RAS0)는
Figure kpo00054
단자패드(제2전극)(42a) 및
Figure kpo00055
단자 리이드선(44a)에 해당한다. 나머지의
Figure kpo00056
단자(31b), (31c), (31d)(RAS1, RAS2, RAS3)도 각각의 RAS 단자패드(42b)∼(42d) 및 RAS 단자 리이드선(44b)∼(44d)에 해당한다.
즉, 제16도에 도시한 바와 같이 공통단자에 공급되는 신호는 기판(20)의 배선패턴(19)중의 제1배선에서 커넥터(9a)의 이면 공통단자 패턴(41a), 스루홀(12a), 공통단자 패턴(40a), 공통 리이드선(45a)를 거쳐서 제1단째의 반도체 칩(1a)에 공급되고, 또 제2단째의 커넥터(9b)의 제2도전층중 이면공통 단자패턴(41b)에서 공통 리이드선(45b)를 거쳐서 반도체 칩(1b)에 공급된다. 마찬가지로, 각 칩으로 동시에 신호가 공급된다.
이것에 대해서,
Figure kpo00057
단자에 공급되는 신호는 먼제 제1단째의
Figure kpo00058
단자패드(42a)의 경우, 커넥트(9a)의 제2도전층중이면
Figure kpo00059
단자 패턴(39a), 스루홀(12a), 제1 도전층중
Figure kpo00060
단자패턴(35a),
Figure kpo00061
단자 리이드선(44a)를 거쳐서 신호가 공급되지만, 제2단째의 커넥터(9b)의
Figure kpo00062
단자패턴(35b)와 상기
Figure kpo00063
단자패턴(35a)는 전기적으로 접속되어 있지 않으므로, 제1단째의
Figure kpo00064
단자패드(42a)에 공급된 신호는 반도체 칩(1b)에 공급되지 않게 된다.
마찬가지로, 제2단째의
Figure kpo00065
단자패드(42b)로는 이면 제1
Figure kpo00066
전용패턴(38a), 스루홀(12a), 제1
Figure kpo00067
전용패턴(34a)를 경유해서 이면 제1
Figure kpo00068
전용패턴(38b), 스루홀(12b), 제1
Figure kpo00069
전용패턴(34b), 접속패턴(46b),
Figure kpo00070
단자패턴(35b),
Figure kpo00071
단자 리이드선(44b)를 거쳐서 신호가 공급된다. 이 경우에 대해서도 제1단째 및 제3단째의
Figure kpo00072
단자패턴(35a) 및 (35c)와 제2단째의
Figure kpo00073
단자패턴(35b)는 전기적으로 접속되어 있지 않다.
즉, 제3단째, 제4단째의 칩에 대해서도 마찬가지로
Figure kpo00074
단자끼리가 접속하지 않도록 패턴이 형성되어 있다. 이렇게 해서,
Figure kpo00075
단자는 각각의 칩에 대해서 전기적으로 독리배서 형성되어 있다.
제3단째, 제4단째의 표면 더미패턴(48c)∼(48d)는 어떤 단자와도 접속하고 있지 않다. (500)은
Figure kpo00076
에 공급되는 신호 경로의 1예를 나타낸다.
본 실시예1에서 사용되는 커넥터 및 기판은, 예를들면 글라스 에폭시재 또는 세라믹 등으로 이루어진다. 또, 커넥터에 형성되는 패턴은, 예를들면 구리도금을 실시하고, 또 땜납도금, NI도금, Au도금 등의 처리를 실행해서 형성된다.
스루홀의 내벽도 구리도금을 실시하고, 상기 패넌과 마찬가지의 처리를 실행해서 형성하고 있다. 이것에 의해, 표면 패턴과 이면 패턴이 전기적으로 접속된다.
여기에서, 각 커넥터 사이 및 기판과 커넥터 사이의 접속은, 예를들면 땜납(Pb-Sn계)에 의해서 접속되어 있다. 특히, 각 커넥터 사이는 고융점 땜납(90Pb-10Sn, 약300℃)을 사용하고, 기판과 커넥터 사이는 저융점 땜납(40Pb-60Sn, 약180℃)이 사용된다. 그러나, 특히 땜납에만 한정되는 것은 아니고, 금-주석(Au-Sn)을 주성분으로 하는 땜납재, 금에 의한 접착, 도전 페이스트(예를들면, Ag 페이스트)등을 사용해서 접속할 수도 있다.
실시예 1(응용예1)의 커넥터를 사용하는 것에 의해, 종래 패키지와 동일한 실장면적으로 4배의 메모리 용량을 갖는 패키지 구조를 얻을 수가 있다. 즉, 응용예1의 커넥터는 4개의 반도체 칩에 대해서 특정한 반도체 칩을 선택해서, 그 선택한 반도체 칩만으로 특정한 신호를 보낼 수 있는 구조이고, 또 적층하므로 실장면적은 동일하더라도 4배의 메모리 용량을 얻을 수가 있다. 또, 각 칩의 레이아우트, 패트배치, 필름 캐리어상의 리이드 배열을 변경하지 않고 커넥터의 표리의 패턴만을 제1단째∼제4단째의 각각에 대응하도록 형성하는 것만으로 본 발명의 메모리 모듈을 얻을 수가 있다. 또한, 더미 리이드를 마련하는 것에 의해, 커넥터를 적층할 때의 층 사이에 간극이 생기는 것을 방지할 수 있어 커넥터 사이의 전기적 접속을 확실하고 효율좋게 실현할 수가 있다.
또, 본 실시예 1에서는 커넥터를 갖는 반도체 장치를 적층하는 경우, 커넥터의 표면 이면 패턴을 스루홀을 통해서 도통시키고 있다. 이와 같이, 커넥터의 스루홀을 이용하고 있는 곳의 패턴은 표리가 연결되어 있고, 스루홀을 이용하고 있지 않은 곳의 패턴은 표리를 절연시키고 있는 것에 의해, 공통단자는 그대로 사용하고 칩을 선택하기 위한 단자만을 선택해서 신호를 공급할 수 있도록 구성되어 있다. 이렇게 하는 것에 의해서, 본 발명인 칩을 적층해서 고밀도로 실장하고, 또한 적층한 칩을 각각 사용해서 종래보다 메모리용량이 큰 모듈을 얻는다는 목적을 달성할 수 있다.
다음에, 실시예 1의 그밖의 응용예2에 대해서 제11도∼제14도, 제11도(b), 제17도 및 제18도에 따라 설명한다.
제17도 및 제18도의 반도체 메모리 모듈은 외형이 제11도∼제14도와 동일하고, 핀 배치는 제11도(b)에 도시한 것과 같다. 이 반도체 메모리 모듈(25)는 4M×1의 입출력을 구성하는 DRAM으로, 전체로서 4M의 용량의 반도체 메모리 모듈이다.
Figure kpo00077
단자(51),
Figure kpo00078
단자(50),
Figure kpo00079
단자(52), 어드레스 단자(53), 전원단자 Vcc, Vss는 상술한 응용예1과 마찬가지이므로 생략한다.
제17도에 있어서 각각의 칩(RAM0∼RAM3)은 1M의 용량이고,
Figure kpo00080
단자(50),
Figure kpo00081
단자(51),
Figure kpo00082
단자(52), 어드레스 단자(53) 및 전원단자 Vcc, Vss는 공통으로 사용한다.
먼저, 어드레스 단자(53),
Figure kpo00083
단자(51),
Figure kpo00084
단자(50),
Figure kpo00085
단자(52)에 신호를 인가함과 동시에, 각각의 데이타 입력단자(54a)∼(54d)중 데이타의 라이트를 실행하는 단자에만 데이타 신호를 인가하고, 각각의 칩(RAM0∼RAM3)에 독립적으로 데이타를 라이트한다. 데이타의 리드에 대해서도 각각의 데이타 출력단자(55a)∼(55b)중 데이타 리드를 실행하는 단자만을 활성으로 해서 소정의 칩에서만 독립적으로 데이타를 리드한다.
제18도에 있어서 반도체 칩(49a)∼(49d)의 표면의 데이타 입력, 출력 단자 패드(56a)∼(56d), (57a)∼(57d)는 상술한 응용예1의 제16도의 반도체 칩(1a)∼(1d)의 표면의
Figure kpo00086
단자패드(42a)∼(42d)에 해당한다. 또, 데이타 입력, 출력 리이드선(59a)∼(59d), (60a)∼(60d)는
Figure kpo00087
단자 리이드선(44a)∼(44d)에, 공통 단자 패드(58a)∼(58d)는 공통 단자 패드(43a)∼(43d)에, 공통 리이드선(61a)∼(61d)는 공통 리이드선(45a)∼(45d)에 해당한다. 또, 커넥터(62a)∼(62d)에 있어서 그 표면에는 상술한 응용예1과 마찬가지의 목적을 달성하기 위한 패턴이 형성되어 있다. 즉, 공통 단자 패턴(63a)∼(63d), 데이타 입력, 출력 패턴(64a)∼(64d), (65a)∼(65d), 접속패턴(66b)∼(66d), 데이타 입력, 출력 전용패턴(67a)∼(67d), (68a)∼(68d), 표면 더미패턴(69c), (69d)이다. 이면도 마찬가지로 패턴이 형성되어 있다. 즉, 이면 공통 단자패턴(70a)∼(70d), 이면 입력, 출력 전용패턴(71a)∼(71d), (72a)∼(72d), 이면 접속패턴(73b)∼(73d )이다.
본 응용예2에 있어서 신호의 공급경로는 상술한 바와 같다. 응용예1과 대략 동일하지만, 응용예1에서는
Figure kpo00088
단자(31a)∼(31d)를 선택해서 데이타를 입출력하는 칩을 선택한 것에 대해서, 본 응용예2에서는 각 칩(49a)∼(49d)(즉, RAM0∼RAM3)에 데이타를 라이트하기 위한 신호를 각각에 공급하고, 각 칩에서 각각의 지정한 데이타를 리드할 수가 있다.
본 실시예의 응용예2의 커넥터를 사용하는 것에 의해, 응용예1과 마찬가지로 종래 패키지와 동일한 실장면적으로 4배의 메모리 용량을 갖는 패키지 구조를 얻을 수가 있다. 즉, 응용예2의 커넥터는 4개의 반도체 칩에 대해서 각각의 칩으로 신호를 공급하고, 또 각각의 칩에서 독립적으로 데이타를 리드할 수가 있다. 또한, TAB측의 패턴을 변경하는 일없이 커넥터의 데이타 입출력에 관한 패턴만을 변경하는 것만으로 본 발명의 반도체 모듈을 얻을 수가 있다.
다음에, 상술한 응용예1 및 2에서 사용한 반도체 모듈의 패키지의 변형예에 대해서 제19도∼제23도에 따라 설명한다. 도면에서 동일한 기능은 동일 부호로 나타낸다.
제19도는 패키지 변형예1의 단면도, 제20도는 패키지 변형예1의 평면도, 제21도는 패키지 변형예2의 단면도, 제22도는 패키지 변형예3의 단면도, 제23도(a)는 패키지 변형예4의 단면도, 제23도(b)는 패키지 변형예5의 단면도, 제23도(c)는 패키지 변형예6의 단면도이다.
먼저, 제19도∼제22도에 있어서 제11도의 기판(20)과 동일한 기능을 갖는 기판(82)에는 멀티 칩 반도체 장치(86)이 탑재되어 있고, 또 기판(82)의 상면 또는 하면에서 상기 멀티 칩 반도체 장치(86)의 아래쪽에 칩 콘덴서(84)가 탑재되어 있다. 또한, 멀티 칩 반도체 장치(86)은 덮개부재(81)에 의해서 덮여져 있다. 또, 기판(82)에는 신호를 인출하기 위한 인출 리이드핀(83)이 부착되어 제11도에 도시한 반도체 메모리 모듈(25)와 동일한 기능을 갖는 반도체 모듈(80)을 구성하고 있다. 제19도에 있어서 인출 리이드핀(83)은 소위 DIP(듀얼 인 라인형 패키지)와 동일 형상이다.
제20도는 제19도를 위에서 본 도면으로서, 기판(82)상에는 반도체 모듈(80)이 예를들면 4개 탑재되어 있다. 그러나, 탑재될 반도체 모듈(80)은 4개로 한정되지 않고, 1개 또는 여러개라도 좋다. 또, 제21도 및 제22도도 제20도와 마찬가지의 평면도이다.
제21도는 면 실장형 패키지의 골윙(gull wing)형의 인출 리이드 형상이고, 제22도는 J밴드형 패키지의 인출 리이드 형상이다.
다음에, 제23도 (a)∼(c)는 제11도의 반도체 모듈의 A-A' 단면부의 변형예이다. 멀티 칩 반도체 장치(86)은 기판 부착 리이드(85), 땜납 등의 접착제(87)을 거쳐서 기판(82)에 실장된다.
제23도 (a)의 기판 부착 리이드(85)는 소위 골윙형 패키지의 인출 리이드 형상이고, 제23도(b)의 기판 부착 리이드(85)는 J밴드형 패키지, 또 제23도(c)의 기판 부착 리이드(85)는 버드(bud)형 패키지의 인출 리이드 형상이다. 또한, 상기 기판(82)의 상면 또는 하면에서 멀티 칩 반도체 장치(86)의 아래쪽의 위치에는 칩 콘덴서(84)가 마련되어 있다.
제23도 (a)∼(c)에 있어서는 멀티 칩 반도체 장치(86)과 기판(82)의 접속부에 탄력성을 갖는 기판부착 리이드(85)를 사용하는 것에 의해, 멀티 칩 반도체 장치(86)과 기판(82)의 열 팽창율의 차에 의해서 생기는 열응력을 완화할 수 있어 접속 신뢰성을 향상시키는 효과가 있다.
다음에, 실시예1의 그밖의 응용예3에 대해서 제24도∼제27도에 따라 설명한다.
먼저, 제24도에 있어서 제1, 제2 및 제3 배선으로 이루어지는 구리배선 패턴(98)이 형성된 프린트 배선 기판(91)상에 제1∼제8 멀티 칩 반도체 장치(반도체 메모리 모듈)(92)가 탑재되어 있다. 상기 프린트 배선 기판(91)에는 기판 위치맞춤 구멍(97), 제1, 제2 및 제3 단자로 이루어지는 커넥터용 단자(94)가 여러개 마련되어 있다. 더 나아가서는, 프린트 배선기판(91)상에 상기 제1∼제8 멀티 칩 반도체 장치(반도체 메모리 모듈)(92)를 8개 탑재하고, 본 실시예1의 응용예3의 반도체 모듈 메모리 보드(95)를 구성하고 있다.
프린트 배선기판(91)은, 예를들면 수지기판에 의해 구성되고, 그 사용되는 베이스와 결합재의 조합에 의해서 각종의 것을 구성할 수 있다. 베이스로는 유리섬유, 종이, 합성섬유 등이 예시되고, 또 결합재로서는 에폭시 수지, 페놀수지, 폴리 이미도 수지 등의 예시된다. 수지기판으로서는 유리섬유를 베이스로하는 에폭시 수지 기판이 바람직하다.
프린트 배선기판(91)로의 배선패턴(98)의 형성은 통상의 에칭 기술이나 포토 레지스트 기술에 의해 실행된다.
응용예3에 있어서의 멀티 칩 반도체 장치(반도체 메모리 모듈)(92)는 상술한 응용예1 및 2에 사용한 것과 동일한 것으로서 그 신호의 공급경로, 커넥터를 갖는 반도체 장치(90a)∼(90d)의 적층방법 및 커넥터(93a)∼(93d)의 구성에서도 마찬가지의 것이 사용된다.
제27도에 있어서, (99a)∼(99h)는 제24도에 도시한 멀티 칩 반도체 장치(제1∼제8 반도체 메모리 모듈)(92)의 각각의 회로 블럭도이고, 또 제15도의 DRAM을 8개 조합한 반도체 모듈이다. 이 반도체 모듈 메모리 보드는, 예를들면 마이크로 검퓨터 등에 사용된다. 동일 도면에서
Figure kpo00089
단자, 어드레스 단자, 데이타 입력, 출력단자(DQ1∼DQ8) 및 전원단자(Vcc, Vss)는 공통단자, 즉 제1 단자이다.
Figure kpo00090
단자를 공통단자, 즉 제1단자로서 사용하는 경우에는
Figure kpo00091
단자가 칩(예를들면, RAM11∼RAM14)을 선택하기 위한 단자, 즉 제2 및 제3 단자로서 사용된다. 반대로,
Figure kpo00092
단자가 공통단자, 즉 제1 단자로서 사용되는 경우에는
Figure kpo00093
단자가 칩을 선택하는 단자, 즉 제2 및 제3 단자로서 사용된다.
여기에서, 상술한
Figure kpo00094
단자가 칩을 선택하는 단자로서 사용되는 경우를 1예로서 설명한다.
즉, 제27도의 반도데 메모리 모듈에 있어서 어드레스 단자,
Figure kpo00095
단자, 데이타 입력 출력 단자(DQ1∼DQ8),
Figure kpo00096
단자에 신호가 인가됨과 거의 동시에
Figure kpo00097
단자(100a)에 신호가 인가되면,
Figure kpo00098
단자(100a)의 신호를 공용하고 있는 칩, 즉 RAM11, RAM21, RAM31, RAM41, RAM51, RAM61, RAM71, RAM81에 신호가 공급된다.
Figure kpo00099
단자에서 로우 신호를 인가한 경우에는 데이타 입력(Din)이 실행되고,하이 신호를 인가한 경우에는 데이타 출력(Dout)이 실행된다.
또, 이 응용예3에서는 프린트 배선기판(91)의 한쪽면에 멀티 칩 반도체 장치(92)를 탑재한 예를 나타냈지만, 기판의 양면에 탑재하여도 좋다. 이 경우도 한쪽면에 탑재한 경우와 마찬가지로해서 형성된다. 또, 앙면에 탑재한 경우는 더욱 고집적이고 또한 고밀도인 반도체 메모리 모듈 보드가 얻어진다.
다음에, 실시예1의 그밖의 응용예4에 대해서 제28도∼제33도에 따라 설명한다.
여기에서, 제33도는 본 응용예4의 각각의
Figure kpo00100
(칩 선택)단자부를 상세하게 도시한 사시도이다.
먼저, 제28도∼제30도에 있어서 적층 세라믹 기판(101)에 본 실시예1의 제11도 및 제12도에서 기술한 멀티 칩 반도체 장치와 동일한 멀티 칩 반도체 장치(제1∼제4반도체 메모리 모듈)(102) 및 디코더 IC(로직 디코더)(104)를 탑재한 반도체 모듈 보드(105)이다. 상기 제1∼제4반도체 메모리 모듈, 즉 멀티 칩 반도체 장치(102)는 각각 1M비트 SRAM(Static Random Access Memory)의 MOS형 또는 바이폴라 MOS형 집적회로 칩을 커넥터(103a)∼(103d)에 탑재해서 이루어지는 커넥터를 갖는 반도체 장치(106a)∼(106d)를 4개 적층한 것으로 이루어진다.
제31도에 있어서, A0∼A18은 어드레스 입력핀, I/O0∼I/O7은 데이타 입출력핀, Vss 및 Vcc는 전원단자 핀
Figure kpo00101
,
Figure kpo00102
,
Figure kpo00103
는 일련의 제어핀이고, 이중
Figure kpo00104
는 라이트 인에어블 핀,
Figure kpo00105
는 출력 인에어블 핀,
Figure kpo00106
는 칩 선택핀이다.
이들 핀은 기판(101)에 형성된 제1, 제2 및 제3단자에 전기적으로 접속된다. 이중, 칩 선택핀은 상기 로직 디코더를 거치고, 기판(101)상의 제2 및 제3배선을 거쳐서 제2 및 제3 단자에 각각 전기적으로 접속되고, 그밖의 공통 신호핀은 기판(101)상의 제1배선을 거쳐서 제1단자에 각각 전기적으로 접속된다.
제32도에 있어서, I/O0∼I/O7,
Figure kpo00107
,
Figure kpo00108
, A0∼A18,
Figure kpo00109
는 각각 상기와 동일하므로 생략한다. 또, RAM1∼RAM16은 각각 1M비트 SRAM의 집적회로 칩이다.
동일도면에서 어드레스 단자(110a)(A0∼A14),
Figure kpo00110
단자(108), 데이타 입출력 단자(107)(I/O0∼I/O7)에 라이트하기 위한 신호를 인가하고, 동시에 칩(RAM1∼RAM16)에 연결되는 칩을 선택하기 위한 어드레스 단자(110b)∼(110e)(A15∼A18)과
Figure kpo00111
단자에 신호를 보내는 것에 의해, 1개의 칩만을 선택해서 데이타를 라이트할 수가 있다.
데이타의 리드에 대해서는 리드 허가 신호용
Figure kpo00112
단자에 신호를 공급하고, 그 이외는 라이트와 동일한 접속상태에서 데이타 입출력단자(107)로 데이타가 출력된다.
제33도는 응용예4에 있어서의 반도체 모듈 보드(105)의 커넥터를 갖는 반도체 장치(106a)∼(106d)중 제1단째와 제2단째의
Figure kpo00113
단자부를 상세하게 도시한 것이다.
동일도면에 있어서 (112a)는 제1단째(최하단)의 CS 단자 패드, (113a)는 동일 칩 선택 리이드선, (114a)는 칩 선택 단자패턴, (115a)는 칩 선택 전용패턴, (116b)는 칩선택 단자패턴(114a)와 칩선택 전용패턴을 연결하기 위한 접속패턴이다.
커넥터(103a), (103b)는 상기 응용예1의 제16도와 동일 패턴이 표면 이면에 형성되어 있고, 칩상의 선택될 단자가
Figure kpo00114
단자가 아니고
Figure kpo00115
단자(112a)∼(112d )가 사용되는 것 이외에는 응용예1과 마찬가지의 멀티 칩 반도체 장치를 구성하고 있다. 또, 제1단째의 커넥터를 갖는 반도체 장치(106a)로의 신호공급, 제2단째, 제3단째, 제4단째의 각각의 커넥터를 갖는 반도체 장치(106b)∼(106d)로의 신호공급도 응용예1의 제16도와 동일한 경로이므로 상세한 설명은 생략한다.
본 실시예의 응용예4에 있어서 종래 패키지와 같은 실장면적에 대해서 많은 반도체 칩을 탑재할 수가 있다. 즉, 반도체 장치의 실장밀도를 높게 할 수가 있다. 또, TAB칩을 적층하므로 그 패키지의 두께를 얇게 할 수가 있다.
또, 칩내의 레이아우트, 필름 캐리어의 리이드 등을 변경하지 않고 각 커넥터의 패턴의 일부만을 변경하는 것만으로 수배의 용량의 반도체 메모리 모듈을 얻을 수가 있다.
다음에, 상기한 멀티 칩 반도체 장치의 리이드 형상을 변형한 예를 제34도∼제37도에 도시한다.
먼저, 제34도 (a)는 외부 리이드부(120a)∼(120d)의 커넥터(122a)∼(122d)와의 접착이 끝나는 부분에서 필름 캐리어 테이프(121a)∼(121d)와의 접속이 시작되는 부분까지의 사이가 기판(123)의 위쪽으로 구부러져 있다. 제34도(b)는 그 제1단째 및 제2단째의 커넥터(122a), (122b)의 접속부의 확대도이다. 커넥터끼리의 접속 및 칩 등 외부 리이드부(120a)∼(120d)의 구부러진 부분 이외는 제14도에 도시한 것과 마찬가지이므로, 상술한 기재로서 제34도의 설명을 대신한다.
본 리이드 변형예1에 있어서 리이드를 위쪽으로 구부리는 것에 의해서, 패키지의 두께를 그다지 변경하지 않고 칩 콘덴서(124)가 삽입되는 영역을 충분히 확보할 수 있다. 또, 구부러진 외부 리이드부(120a)∼(120d)에 의해, 커넥터(122a)와 TAB(129a)의 열 팽창율차에 의해서 생기는 열응력을 완와할 수 있다.
다음에, 제35도에 있어서 외부 리이드부(125a)∼(125d)의 커넥터(126a)∼(126d)와의 접착이 끝나는 부분에서 필름 캐리어 테이프(127a)∼(127d)와의 접속이 끝나는 부분까지의 사이가 기판(128)의 위쪽에서, 또한 커넥터(126a)∼(126d)의 이면쪽에서 표면의 위치까지 구부러져 있다.
또, 그 접속부는 제34도(b)와 마찬가지이므로, 그것으로 설명을 대신한다.
본 리이드 변형예2에 있어서 TAB(129a)∼(129d)는 커넥터(126a)∼(126d)의 두께와 거의 동일한 높이미므로, 멀티 칩 반도체 장치의 패키지를 더욱 얇게 할 수 있고, 또 리이드 변형에 의해서 열응력을 크게 완화할 수가 있다.
또, 제36도에 있어서 TAB(133a)∼(133d)를 제12도와 반대방향으로 커넥터(132a)∼(132d)에 탑재하고 있다. 즉, 커넥터(132a)∼(132d)는 그대로이고, 반도체 칩(130a)∼(130d)의 회로 및 범프 형성면을 기판(131)쪽을 향해서 실장한다.
본 리이드 변형예3에 있어서 기판(131)상에 탑재하기 위한 칩 콘덴서(134)의 영역을 충분히 얻을 수 가 있다.
제37도는 최하단의 리이드만을 변형한 예이다. 최하단의 TAB(135a)는 반도체 칩(138a)의 회로 및 범프 형성면이 기판(137)쪽을 향해서 실장되고, 또 이 TAB(135a)의 외부 리이드부(139a)가 커넥트(140a)∼(140d)의 외부 프레임보다 바깥쪽으로 더욱 연장되어서 그 연장된 부분에서 기판(137)과 접속하고 있다. 연장 외부 리이드부(141)의 기판(137)과 접촉하고 있지 않은 쪽에는 유지 테이프(136)이 형성되어 있다. 유지 테이프(136)은 리이드 패턴(142)를 반도체 칩(138a)에 접속하고 외부 리이드부(139a)를 커넥터(140a)에 부착할 때의 리이드의 불안정을 방지하는 것이다. 또, 유지 테이프는 필름 캐리어 테이프와 동일 재료로 이루어진다. 예를들면, 폴리 이미드계 수지, 글라스 에폭시계 수지재 등이다.
본 최하단 리이드 변형예에 있어서 먼저 기판(137)과 연장 외부 리이드(141)의 접속부가 커넥터보다 바깥쪽에 있으므로, 접속이 용이하게 실행된다. 마찬가지로, 접속부를 볼 수 있으므로, 접속의 좋고나쁨 체크를 용이하게 실행할 수 있다. 또, 연장 외부 리이드(141)의 변형에 의해 기판(137)과 TAB의 열 팽창율차에 기인하는 접속부에 발생하는 열응력을 완화할 수 있고, 리이드 불안정을 방지해서 더욱 고밀도 실장의 패키지를 얻을 수 있다.
다음에, 최하단의 커넥터의 변형예에 대해서 제38도∼제40도에 따라 설명한다.
먼저, 제38도에 있어서 커넥터(145)의 표면에는 Cu로 이루어지는 표면패턴(146)이 형성되고, 이면에는 이면패턴(147)이 스루홀(148)을 통해서 표면패턴(146)과 접속되고, 또 커넥터(145)의 짧은 변쪽에서 간 변쪽으로 형성되어 있다.
제39도에 있어서 커넥터(145)는 이면패턴(147)을 거쳐서 기판(150)에 납땜되어 있다. 또, 이 커넥터 변형예1의 커넥터(145)를 사용한 경우, 칩 콘덴서(149)는 기판(150)의 이면에 마련된다.
커넥터 이면에 제38도와 같은 이면 패턴(147)을 형성해서 기판에 부착하는 것에 의해, 기판과의 접속 패턴피치를 자유롭게 설정할 수 있다. 즉, 기판에 부착하기 위한 이면패턴이 커넥터(145)의 표면패턴(146)과 동일한 피치로 이면에 형성되어 있는 경우, 피치가 좁아 납땜에 의해 단락해 버린다. 그래서, 이면에 커넥터(145)의 짧은 변쪽에서 패턴을 긴 변쪽으로 인출하는 것에 의해, 패턴끼리의 납땜을 용이하게 할 수가 있다.
제40도는 커넥터(150)의 바닥을 제거한 것이다. 이렇게 하는 것에 의해서, 이 빈공간에 칩 콘덴서(149)를 탑재할 수 있고, 또한 커넥터 이면의 패턴피치를 짧은 변쪽에 비해서 자유롭게 설정할 수 있다.
다음에, TAB 리이드 패턴을 변형시켜서 본 실시예의 멀티 칩 반도체 장치를 이루는 예를 제41도 및 제42도를 사용하고, 또 칩측 패턴을 변형시켜서 본 실시예의 멀티 칩 반도체 장치를 이루는 예를 제43도를 사용해서 설명한다.
먼저, 제41도에 있어서, 예를들면 DRAM으로 이루어지는 MOS형 회로소자를 사용한 경우, 칩을 선택하기 위한 단자, 즉
Figure kpo00116
단자(151a)∼(151d)에 접속하는
Figure kpo00117
단자 리이드선(152a)∼(152d)를 제1단째 커넥터(153a)에 있어서는
Figure kpo00118
단자패턴(154a)에, 제2단째 커넥터(153b)에 있어서는 제1
Figure kpo00119
전용패턴(155b)에, 제3단째 및 제4단째도 마찬가지로 각각 제2
Figure kpo00120
전용패턴(156c) 및 제3
Figure kpo00121
전용패턴(157d)에 접속한다. 또, 커넥터(153a)∼(153d)는 제1단째∼제4단째를 변경하는 일없이 동일한 것을 사용할 수 있다.
본 변형예 1에 있어서 칩내 레이아우트, 신호공급 경로를 공통으로 하는 리이드선, 커넥터를 변경하는 일없이 TAB 리이드의 칩 선택용 리이드만을 변경하는 것만으로 적층한 여러개의 반도체칩중 특정의 칩만을 선택해서 동작시킬 수가 있어, 실장면적은 동일하더라도 4배의 메모리 용량의 반도체 모듈을 얻을 수가 있다.
다음에, 제42도에 있어서, 예를들면 변형예1과 동일한 회로소자를 사용한 경우를 예시한다. 미리
Figure kpo00122
단자패드(159a)∼(159d)를
Figure kpo00123
전용 리이드선(164) 및 제1
Figure kpo00124
전용 리이드(160a)∼(160d), 제2
Figure kpo00125
전용 리이드(161a)∼(161d), 제3
Figure kpo00126
전용 리이드(162a)∼(162d), 제4
Figure kpo00127
전용 리이드(163a)∼(163d)와 접속해 놓는다. 제1∼제4단째 각각의 소자의 신호를 공급하기 위해서 먼저 제1단째에는 제1
Figure kpo00128
전용 리이드선(160a)만을 접속하고, 나머지 제2∼제4
Figure kpo00129
전용 리이드선(161a), (162a), (163a)를 레이저 등으로 절단한다. 제2단째, 제3단째, 제4단째도 마찬가지로 제2
Figure kpo00130
전용 리이드선(161b), 제3
Figure kpo00131
전용 리이드선(162c), 제4
Figure kpo00132
전용 리이드선(163d)만을 접속하고, 나머지 전용 리이드선은 절단한다.
즉, 변형예 2는 본 실시예1의 목적을 달성할 수가 있다. 칩내 레이아우트, 반도체 칩에 접속하는 모든 리이드선, 커넥터는 미리 동일한 것을 준비하여 적층하는 단에 따라서 필요한 리이드선만을 접속하고 나머지 리이드선을 레이저 등으로 절단하는 것에 의해, 본 발명의 반도체 모듈을 얻을 수가 있다.
또, 변형예 2에 있어서 미리
Figure kpo00133
전용 리이드선(164a)∼(164d)를 제1∼제4
Figure kpo00134
전용 리이드선(160a)∼(163d)를 접속하지 않은 상태로 형성해 놓고, 각 단을 형성하는 경우에 필요에 따라서, 예를들면 제1단째 커넥터는
Figure kpo00135
전용 리이드선(164a)와 제1
Figure kpo00136
전용 리이드선(160a), 제2단째는
Figure kpo00137
전용 리이드선(164b)와 제2
Figure kpo00138
전용 리이드선(161b)와 같이 와이어 본딩 등을 사용해서 접속한다.
이 경우도 마찬가지로 칩내 레이아우트, 반도체 칩에 접속하는 모든 리이드선, 커넥터는 미리 동일한 것을 4개 준비하여 적층하는 단에 따라서 필요한 리이드선만을 접속할 수 있다.
다음에, 제43도에 있어서, 예를들면 DRAM으로 이루어지는 MOS형 회로소자를 사용한 경우 (165a)∼(165d)는
Figure kpo00139
단자패드, (166a)∼(166d)는 제1
Figure kpo00140
단자패드, (167a)∼(167d), (168a)∼(168d) 및 (169a)∼(169d)는 각각 제2∼제4
Figure kpo00141
단자패드이다. 또, (170a)∼(170d), (161a)∼(171d), (172a)∼(172d) 및 (173a)∼(173d)는 각각 제1∼제4
Figure kpo00142
전용 리이드선이다.
본 변형예 3은 제1단째의 커넥터를 갖는 반도체 장치(174a)를 참조해서 설명한다.
반도체 칩(175a)에는 회로패턴 및 패드 등의 미리 형성되어 있고, 또 커넥터(176a) 및 리이드선(공통의 리이드선 및 상기
Figure kpo00143
전용 리이드선)도 미리 형성되어 있다. 그리고,
Figure kpo00144
단자패드(165a), 제1
Figure kpo00145
단자패드(166a), 제1
Figure kpo00146
전용 리이드선의 경로로 신호가 보내진다.
Figure kpo00147
단자패드(165a)와 제1
Figure kpo00148
단자패드(166a) 사이는 마스터 슬라이스 방식, 즉 회로소자 전극패턴, 배선패턴이 이미 형성된 반도체 칩상에 회로소자 및 상기 패턴과 절연을 도모하기 위한 절연막(SiOz) 등을 형성한 후 그 상면에 알루미늄으로 이루어지는 배선(177a)를 형성하고, 이 알루미늄 배선 패턴과 접속하는
Figure kpo00149
단자패드(165a) 및 제1
Figure kpo00150
단자패드(166a)를 형성하는 것에 의해 결선된다.
즉, 리이드선(170a)의 선단위치에 범프전극(즉, 제1
Figure kpo00151
단자패드(166a))을 형성하고, 상기 제1
Figure kpo00152
전용 리이드선(170a)를 본딩한다.
제2단째∼제4단째의 커넥터를 갖는 반도체 장치(174b)∼(174d)도 마찬가지로 각각의 전용 리이드선의 선단위치까지
Figure kpo00153
단자패드(165b)∼(165d)에서 Aℓ 배선을 실시하고, 그 선단에 범프전극을 형성하여 전용 리이드선을 본딩한다.
변형예 3에 있어서 각 단의 커넥터를 갖는 반도체 장치를 구성하기 위해서 칩상에 배선을 1곳에 실시하는 것만으로 칩내의 회로소자, 전극 및 배선 레이아우트, 리이드선, 커넥터 등을 변경하는 일없이 본 실시예1의 목적을 달성할 수가 있다.
또, 제1∼제4
Figure kpo00154
단자패드를 칩상에 뒤부터 형성하는 것에 의해서 칩내의 배선을 변경할 필요가 없으므로, 칩 크기는 종래와 같아도 좋다.
제41도∼제43도는 DRAM으로 이루어지는 MOS형 회로소자를 사용해서 설명했지만, 이것에 한정되는 것은 아니고, 예를들면 SRAM의 MOS형 또는 바이폴라 MOS형의 집적회로 칩을 사용하여도 좋다.
다음에, 커넥터의 변형예를 설명한다.
제44도는 커넥터의 변형예의 평면도이다.
제44도는 2변 커넥터(180)에 수지로 코팅한 TAB(181)을 탑재하고, 커넥터를 갖는 반도체 장치(182)를 구성하고 있다.
2변 커넥터(180)은, 예를들면 에폭시재 또는 세라믹 등으로 이루어진다.
제44도에 도시한 2변 커넥터(180)을 사용하는 것에 의해, 커넥터를 갖는 반도체 장치의 짧은 변측의 크기를 작게 할 수 있다. 또, 프레임 형상으로 형성된 커넥터보다 가공하기 쉽다. 또한, 커넥터재로서 세라믹을 이용하면 글라스 에폭시재보다 가공하기 쉽고 또 방열성도 좋다.
또, 긴변 방향에 대해서 커넥터와 TAB의 열 팽창율차에 의한 열응력이 생기지 않으므로, 커넥터와 TAB 리이드의 접속 신뢰성을 대폭적으로 향상시킬 수가 있다.
실시예 2
본 발명의 실시예2를 제45도를 사용해서 설명한다.
제45도 (a)는 실시예2의 필름 캐리어 반도체 모듈의 평면도, 제45도 (b)는 제45도(a)의 Z-Z선에 따른 단면도이다.
제45도에 있어서 리이드를 갖는 커넥터(200)의 표면에는 내부 리이드(205)까지 연장한 리이드 패턴(201)이 고정된 상태로 표면패턴이 형성되어 있다. 이면에는 이면패턴(206)이 형성되고, 스루홀(207)에 의해 표리패턴을 전기적으로 접속하고 있다.
반도체 칩(203)상에 형성된 펌프(208)은 내부 리이드(205)와 전기적으로 접속되어 있다. 접속부를 포함하는 반도체 칩(203)의 표면 및 측면에는 보호 코팅(204)가 도포되어 있다.
리이드를 갖는 커넥터(200)은 베이스의 한쪽면에 패턴용 도전재가 고정된 기판에 반도체 칩(203)이 들어맞는 구멍을 펀칭한 후 다른면에 리이드 패턴 형성용 도전재를 상기 구멍부분을 포함해서 접착시키고, 그 후는 프린트 배선기판의 제조공정을 사용해서 제45도에 도시한 바와 같은 베이스의 한쪽끝에 리이드 패턴을 연장해서 형성한다.
리이드를 갖는 커넥터(200)과 반도체 칩(203)의 접합은 금-금, 금-주석 등의 이미 알려져 있는 내부 리이드 본딩방법을 사용한다. 이 리이드를 갖는 커넥터(200)을 사용한 필름 캐리어 반도체 모듈(202)의 적층에 있어서는 제14도에 도시한 제1 접속부(14a)가 필요없게 되어 조립공정상 매우 유리하게된다.
실시예 3
이하, 본 발명의 실시예3을 제46도∼제55도에 의해서 설명한다.
제46도는 제47도 및 제48도에 도시한 필름 캐리어 반도체 장치(328)을 4개 적층해서 전기적으로 접속한 본 발명에 의한 멀티 칩 반도체 장치(반도체 메모리 모듈)(332)의 단면도이다.
제47도는 베이스를 갖는 외부 리이드를 구부린 본 발명에 의한 필름 캐리어 반도체 장치(328)의 단면도이고, 제48도는 그의 평면도이다.
먼저, 제47도 및 제48도에 있어서 반도체 칩(302)에는 범프(304)가 형성되고 있고, 필름 캐리어 테이프(306)의 내부 리이드(308)과 전기적으로 연결되어 있다.
필름 캐리어 테이프(306)에는 커넥터로 되는 프레임 베이스(310), 즉 필름 캐리어 테이프의 일부와 그 상면에 형성된 표면 패턴(제1 도전층)(312), 벤드 베이스(314)와 그의 표면에 형성된 이면패턴(제2 도전층)(316), 표면 패턴(312)와 이면패턴(316)을 연결하는 접속패턴(이것은 상기 외부 리이드의 종단이 반도체 칩에서 멀어지는 방향으로 더욱 연장되는 것에 의해서 구성되어 있다)(318), 프레임 베이스(310)과 벤드 베이스(314)를 고정하는 고착층(320)이 있고, 내부 리이드 본딩부를 포함하는 칩(302)표면 및 프레임 베이스(310)과 칩(302) 측면에는 수지(322)가 도포되어 필름 캐리어 반도체 장치(328)이 형성되어 있다.
제48도에서는 내부 리이드 본딩부를 보기쉽게 하기 위해 수지(322)를 제거한 상태를 도시하고 있다.
제46도에 있어서 제47도 및 제48도와 동일한 부호는 동일 내용을 나타내고, 4개의 필름 캐리어 반도체 장치(328)의 최하단에는 번호 다음에 a를, 아래에서 2단째에는 b를, 3단째에는 c를, 4단째에는 d를 붙여서 표시하였다. 또, 다음의 도면에서도 동일한 부호는 동일 내용을 나타내는 것이다.
제46도에 있어서 필름 캐리어 반도체 장치(328a)∼(328d) 사이는 층간 접속층(330)에 의해 접합되어 멀티 칩 반도체 장치(332)를 형성하고 있다. 멀티 칩 반도체 장치(332)는 표면에 제1, 제2 및 제3배선으로 이루어지는 배선패턴(334)가 형성된 기판(336)에 접속층(338)을 거쳐서 접속되어 있다.
제49도 (a)∼(g)는 본 발명의 실시예3에 의한 필름 캐리어 반도체 장치의 제조공정을 도시한 단면도 및 평면도이다. (a)는 칩(302)상의 범프(304)와 내부 리이드(308)을 접속하는 내부 리이드 본딩공정으로서, 디바이스 구멍(341), 접속패턴(318)의 하부에 뚫린 사각구멍(342), 유지 리이드(344)의 하부에 뚫린 사각구멍(346) 및 내부 리이드(308)을 갖는 필름 캐리어 테이프와 반도체 칩(302)를 전기적으로 접속하고 있다. (b)는 칩부 윗면 및 내부 리이드 본딩부 주변에 수지(322)를 도포하는 공정, (c)는 구부린 후 프레임 베이스(310)과 벤드 베이스(314)를 고정하기 위한 접착제(340)을 도포하는 공정, (d) 및 (d')는 유지 리이드(344) 및 벤드 베이스(314)의 일부를 절단하는 공정, (e), (f)는 구부림 공정, (g), (g')는 외형 절단의 공정을 나타내고 있다. 또, 각 공정 사이에서의 필름 캐리어 테이프의 보내기 및 위치결정은 (d')도면의 스프로킷 구멍(315)를 기준으로 해서 실행된다.
제50도∼제52도는 구부리기 전의 외부 리이드부의 일부를 도시한 평면도로서, 필름 캐리어 테이프(306)에는 사각구멍(342) 및 사각구멍(346)이 있고, 프레임 베 이스(310)상에는 표면패턴(312)가, 또한 벤드 베이스(314)상에는 이면패턴(316)이형성되고, 사각구멍(342)에는 접속패턴(318)이 있다.
또, 제51도에는 접속패턴(318)부에 구멍(348)이 형성되어 있다.
제53도 및 제54도는 접속 패턴(318)부를 도시한 단면도로서, 제53도에서는 박형부(350)이 접속패턴(318) 전체에 있고, 제54도에서는 일부에 마련되어 있다.
다음에, 본 발명에 의한 멀티 칩 반도체 장치 및 필름 캐리어 반도체 장치의 각 부의 상세한 것과 동작에 대해서 설명한다.
제46도에 있어서 반도체 칩(302)는 내부에 기억소자를 집적화한 메모리용 반도체 칩으로서, 기판(336)에서 공급되는 신호에 의해서 데이타의 라이트 및 리드를 실행하는 것이다.
데이타의 라이트 및 리드시의 전기신호의 흐름은 먼저 기판(336)상의 배선패턴(334)로 외부에서 신호가 공급되고, 접속층(338)을 통해서 멀티 칩 반도체 장치(328a)∼(328d)의 각 단자에 공급된다. 여기에서, 각 단자에 공급된 전기신호는 필름 캐리어 반도체 장치(328a)∼(328d)중 칩 선택 패턴에 의해 선택된 필름 캐리어 반도체 장치에만 유효하게 가능하도록 회로가 조립되어 있고, 비선택 필름 캐리어 반도체 장치는 동작하지 않도록 설계되어 있다. 칩 선택법에 대해서는 상기한 실시예1, 변형예2(제42도)의 방법을 이용하고 있다.
필름 캐리어 반도체 장치(328)의 구성과 제조 방법을 제47도, 제48도 및 제49도에 따라 설명한다. 필름 캐리어 테이프(306)은 글라스 에폭시 베이스에 반도체 칩(302)를 부착하는 디바이스 홀(341)과 사각구멍(342), (344)를 펀치로 뚫고, 그 한쪽면에 구리박을 부착한 후 필요한 회로패턴을 형성한 것으로서, 이미 알려져 있는 필름 캐리어 테이프 공정에 의해 형성된다. 반도체 칩(302)에는 필름 캐리어 테이프(306)의 내부 리이드(308)과 접속하기 위한 펌프(304)가 이미 알려져 있는 펌프 형성공정에 의해 형성되어 있다.
이 필름 캐리어 테이프(306)의 내부 리이드(308)과 반도체 칩(302)의 범프(304)를 위치맞춤하고, 제49도 (a)에 도시한 바와 같이 금속적으로 접속한다. 접합은 가열한 히터 칩을 접속부에 눌러접하는 방법을 사용한다.
계속해서, 제49도(b)에 도시한 바와 같이, 접합한 반도체 칩(302)의 상면 및 반도체 칩(302)의 측면과 프레임 베이스(310)이 있는 부분에 수지(322)를 도포하여 경화시킨다. 수지(322)는 내부 리이드 접속부의 내부식 및 기계적 보호를 목적으로 하는 것으로 에폭시계 열경화성 수지를 사용하지만, 특히 재료 및 경화법을 한정하는 것은 아니다.
다음에, 제49도(c)에 도시한 바와 같이, 프레임 베이스(310)의 하면에 접착제(340)을 도포하고, 그후 제49도(d) 및 (d')에 도시한 바와 같이 유지 리이드(344)와 벤드 베이스(314)의 측면부를 절단한다.
이 절단에 의해서 벤드 베이스(314)와 이면패턴(316)은 접속패턴(318)만으로 지지된 상태로 된다.
다음에, 제49도 (e) 및 (f)에 도시한 바와 같이 접속패턴(318)을 구부리고, 프레임 베이스(310)의 하면과 벤드 베이스(314)의 하면을 대향시켜서 접착제(340)에 의해 고정한다. 그후, 외형을 절단하는 것에 의해, 제49도 (g), (h)에 도시한 필름 캐리어 반도체 장치가 완성된다.
외형 절단은 필름 캐리어 테이프(306)의 스프뢰킷 구멍(315)를 기준으로 실행한다. 이 때문에, 마찬가지로 스프로킷 구멍(315)을 기준으로 해서 형성된 표면패턴(318)과의 치수 정밀도는 매우 양호하게 완성되고 있다.
본 실시예 3에서는 필름 캐리어 테이프 베이스에 글라스 에폭시재를 사용하였지만, 특히 이 재료에 한정되는 것은 아니다.
제50도∼제52도에 있어서 접속패턴(318)은 구부러지는 장소에 위치하고, 표면패턴(312) 및 이면패턴(316)보다 단면적을 작게 해서 용이하게 구부러지게 한 것이다.
제50도 및 제51도는 표면패턴(312)와 이면패런(316)을 동일한 폭으로 해 놓고, 제50도는 접속패턴(318)의 폭을 좁게 한 것이고, 제51도는 접속패턴(318)에 구멍을 마련한 것이다.
제52도는 접속패턴(318)을 표면패턴(312)보다 좁게 함과 동시에, 표면패턴(312)와 이면패턴(316)의 폭을 다르게 한 것으로서, 이것은 구부림 완료후의 필름 캐리어 반도체 장치를 적층해서 접속할 때, 제1단째의 필름 캐리어 반도체 장치와 그 위에 적층되는 제2단째의 필름 캐리어 반도체 장치의 위치맞춤시의 위치어긋남에 의한 패턴 사이의 갭의 축소를 방지하기 위한 것이다. 즉, 표면패턴(312)와 이면패턴(316)의 폭에 차를 마련하는 것에 의해, 패턴폭의 차의 1/2의 위치 어긋남이 있더라도 양쪽의 패턴은 완전히 겹치는 것으로 된다.
제53도 및 제54도는 접속패턴(318)의 단면적을 작게 하기위한 다른 실시예를 도시한 것으로서, 접속패턴(318)부만 리이드두께를 얇게 한 것이다. 특히, 제54도는 벤드 베이스(314)와 가까운 장소에 얇은부분(350)을 마련하여 벤드성의 향상을 도모한 것이다.
제47도에 있어서 프레임 베이스(310)에 대하여 벤드 베이스(314)의 폭늘 좁게 하고 있지만, 이것은 제46도에 도시한 바와 같이 여러개의 필름 캐리어 반도체 장치(328)을 적층했을 때 하단의 내부 리이드와 가까운 패턴, 예를들면 제48도에 도시한 내부 리이드(308)과 표면패턴(312)의 연결 경사 패턴부가 상단의 이면패턴(316)과 겹치지 않도록 한 것이다.
제49도에 도시한 방법으로 형성된 필름 캐리어 반도체 장치(328)을 여러개 적층해서 제46도에 도시한 멀티 칩 반도체 장치(332)를 형성한다. 여기에서, 필름 캐리어 반도체 장치(328)을 적층하는 방법은 제46도에 있어서 각각의 필름 캐리어 반도체 장치(328) 사이에 땜납을 사용한 층간 접속층(330)을 마련하고, 외형 기준으로 위치맞춤하여 적층한다. 그후, 층간 접속층(330)을 가열해서 땜납을 용융시켜 층간접속을 완료한다. 또, 제46도에서 필름 캐리어 반도체 장치(328)을 4개 적층하고 있지만, 4개에 한정되는 것은 아니다. 또, 층간 접속층(330)에 땜납을 사용하고 있지만, 특히 땜납에 한정되는 것은 아니고 주석 및 금등을 주성분으로 하는 땜납재, 이방성 도전 접착제, 도전 페이스트 등을 사용할 수도 있다.
다음에, 제55도 및 제56도에 실시예3의 외부 리이드를 구부린 다른예를 도시한다.
제55도는 표면패턴(364a) 및 이면패턴(364b)가 형성된 커넥터(362)의 커넥터를 갖는 반도체 장치(360)의 단면도이고, 제56도는 패턴이 없는 커넥터(366)의 커넥터를 갖는 반도체 장치(361)의 단면도이다.
제55도에 있어서 커넥터(362)에는 표면패턴(364a), 이면패턴(364b)가 형성되어 있다. 표면패턴(364a)는 땜납층(365)를 거쳐서 외부 리이드부(363a)에 접속되어 있고, 구부러진 외부 리이드부(363b)의 선단부는 땜납(365)를 거쳐서 이면패턴(364b)와 접속되어 있다.
제56도에 있어서 커넥터(366)에는 표면 및 이면패턴이 형성되어 있지 않고, 직접 접착제(367)을 거쳐서 외부 리이드부(363a),(363b)와 접속하고 있다.
이상 기술한 바와 같이, 본 실시예3에 의하면 한쪽면 배선의 필름 캐리어 테이프를 사용해서 간단한 공정으로 양면배선을 갖는 필름 캐리어 반도체 장치를 형성할 수가 있다. 또, 베이스를 갖는 외부 리이드부를 구부리기 때문에 베이스 두께가 칩두께의 대략 1/2의 필름 캐리어 테이프를 사용할 수 있으므로, 종래의 필름 캐리어 테이프 제조공정을 적용할 수 있다. 또, 외부 리이드의 일부를 직접 구부리는 구조로 하고 있으므로, 표면패턴폭을 충분히 작게 할 수 있고, 이 결과 모듈의 소형화가 가능하다. 또한, 필름 캐리어 테이프에서 각각 외형 절단을 실행하므로, 패턴과 외형의 치수 정밀도가 좋고, 필름 캐리어 반도체 장치 적층시에 외형 기준으로 위치맞춤할 수가 있다. 또, 필름 캐리어 반도체 장치는 단일체로서 성능검사를 완전하게 실행할 수 있으므로, 이 시점에서 양품의 것만을 조합해서 멀티 칩 반도체 장치가 완성되므로, 효율이 매우 좋게 된다.
다음에, 본 발명에 있어서의 커넥터를 갖는 반도체 장치의 제조공정을 제57도∼제63도에 따라서 설명한다.
먼저, 제57도는 제16도, 제18도 및 제33도의 커넥터를 갖는 반도체 장치의 제조공정의 흐름도이다.
동일도면의 A형에 있어서 테이프 상태의 폴리이미드 수지 필름 테이프에 통상의 에칭기술로 구리배선 패턴을 형성하고, 이것에 반도체 칩을 내부 리이드 본딩에 의해 탑재해서 이루어지는 여러개 연속해서 형성된 TAB를 각각의 TAB로 분할한다(공정1). 다음에, 각각의 TAB는 여분의 리이드 패턴을 절단하고, 4개가 1조로 구성되어 있는 4종류의 커넥터에 각각의 TAB를 펄스 히트 본더를 사용해서 250℃, 1∼2초의 조건하에서 탑재한다(공정2∼5). TAB를 탑재시킨 커넥터를 각각 분할하고(공정6), 각각의커넥터를 갖는 TAB를 번인(burn-in) 및 전기적 특성에 대해서 검사한다(공정7). 계속해서, 상기 커넥터를 갖는 TAB를 적층하여 클램프하고(공정8), 외관검사를 실행하고(공정9), 납땜해서(공정10) 적층 TAB 모듈, 즉 실시예1의 멀티 칩 반도체 장치가 완성된다.
특성검사를 커넥터 분할후에 실행하므로, 적층전에 불량품을 제거할 수 있어 적층된 TAB 모듈의 효율이 향상된다.
또, 동일 도면 B형에 있어서, 적층 TAB 모듈이 완성된 단계에서 번인 및 전기적 특성 검사를 실행하는 경우를 나타낸다(공정11).
제58도는 제41도 및 제43도에 도시한 커넥터를 갖는 반도체 장치의 제조공정 흐름도이다.
동일 도면의 A형에 있어서, 다른 구리배선 패턴이 형성된 4종류의 필름 테이프에 반도체 칩을 내부 리이드 본딩해서 이루어지는 TAB 또는 4종류의 다른 반도체 칩에 제43도에 도시한 형상의 리이드 패턴을 내부 리이드 본딩해서 이루어지는 TAB를 각각 분할한다(공정1). 다음에, 각각의 TAB는 여분의 리이드 패턴을 절단하고, 같은 종류의 커넥터에 4종류 각각의 TAB를 펄스 히트 본더를 사용해서 250℃, 1∼2초의 조건하에서 본딩한다(공정2∼5). 계속해서, 이후의 공정은 제57도에서 설명한 공정(6∼10)을거쳐서 적층 TAB 모듈을 완성한다.
또, 제58도의 B형에 있어서도 상술한 제57도의 공정(1∼11)로 제58도의 기술을 대신한다.
제59도는 제42도에 도시한 커넥터를 갖는 반도체 장치의 제조공정 흐름도이다.
동일 도면 A형에 있어서, 통상의 TAB법에 의해 형성된 같은 종류의 TAB를 4개 준비하고(공정1), 같은 종류의 커넥터에 상기 준비한 TAB를 250℃, 1∼2초의 조건하에서 본딩한다(공정2). 다음에, 제42도에 도시한 바와 같이 필요한 리이드 패턴만을 남기고 여분인 리이드 패턴을 레이저 등에 의해 절단 또는 필요한 리이드 패턴만을 와이어 본딩 등에 의해서 접속한다(공정3). 계속해서, 그후의 공정(4∼8)은 제57도에서 설명한 공정(6∼10)과 동일 공정을 거쳐서 적층 TAB 모듈울 완성한다.
또, 제59도의 B형에 있어서도 상술한 제57도의 공정(1∼9)로 제59도의 기술을 대신한다.
제60도는 제45도에 도시한 커넥터를 갖는 반도체 장치의 제조공정 흐름도이다.
동일도면의 A형에 있어서, 통상의 공정을 거쳐서 형성된 반도체 칩(다이 또는 펠릿)을 준비하고, 미리 리이드가 부착된 커넥터에 펄스 히트 본더에 의해 250℃, 1∼2초의 조건하에서 내부 리이드 본딩한다(공정1∼4). 여기에서, 리이드를 갖는 커넥터는 적층되는 위치에 의해 실시예1의 제16도의 커넥터 표면 및 이면 리이드 패턴과 동일한 형상으로 각각 형성되어 있다. 계속해서 이후의 공정(5∼9)는 제57도에서 설명한 공정(6∼10)과 동일한 공정을 거쳐서 적층모듈을 완성한다.
또, 동일 도면의 B형에 있어서도 상술한 제57도의 공정(6∼1)로 제60도의 기술을 대신한다.
제61도는 제45도에 도시한 커넥터를 갖는 반도체 장치이며, 또한 제43도와 같이 반도체 칩(다이)을 4종류 적용한 경우의 제조공정 흐름도이다.
동일도면의 A형에 있어서, 적층될 각 단에 대응하여 제43도에 도시되는 반도체 칩 4종류를 준비하고, 리이드를 갖는 커넥터에 펄스 히트 본더를 사용해서 250℃, 1∼2초의 조건하에서 본딩한다(공정1∼4). 계속해서, 이후의 공정(5∼9)는 제57도에서 설명한 공정(6∼10)과 동일한 공정을 거쳐서 적층 모듈을 완성한다.
또, 동일도면 B형에 있어서도 상술한 제57도의 공정(6∼11)로 제61도의 기술을 대신한다.
제62도는 제45도에 도시한 커넥터를 갖는 반도체 장치이며, 또한 제42도와 같이 필요한 리이드 패턴만을 접속시킨 경우의 제조공정 흐름도이다.
동일도면 A형에 있어서 반도체 칩(다이 또는 펠릿)과 미리 리이드가 부착된 커넥터를 각각 4개 준비하고, 각각을 펄스 히트 본더를 사용해서 250℃, 1∼2초의 조건하에서 본딩한다(공정1). 계속해서, 필요한 리이드 패턴만을 남기고 여분인 리이드 패턴을 레이저 등으로 절단 또는 필요한 리이드 패턴만을 와이어 본딩 등으로 접속한다(공정2). 계속해서, 이후의 공정(3∼7)은 제57도에서 설명한 공정(6∼10)과 동일한 공정을 거쳐서 적층 모듈을 완성한다.
또, 동일도면 B형에 있어서도 상술한 제57도의 공정(6∼11)로 제62도의 기술을 대신한다.
제63도는 제24도에 도시한 반도체 모듈의 제조공정 흐름도이다.
동일도면의 한쪽면의 반도체 모듈에 있어서, 프린트 배선기판의 표면에 땜납 페이스트를 프린트한다(공정1). 계속해서, 칩 콘덴서(또는 커패시터) 및 실시예1∼3에서 설명한 적층 TAB 모듈을 탑재하여(공정2) 리플로우한다(공정3). 여기에서, 페이퍼 리플로우시는 215℃, 30초, 적외선 리플로우시는 230℃, 5초의 조건하이다. 유기용제중을 통해서 플렉스를 제거하여 모듈을 세정(공정7)한 후 외관검사(공정8), 번인 및 전기적 특성검사(공정9)를 거쳐서 한쪽면의 반도체 모듈을 완성한다.
동일도면의 앙면 반도체 모듈에 있어서, 프린트 배선기판의 표면으로의 적층 TAB 모듈의 실장은 한쪽면의 반도체 모듈의 공정(1∼3)까지와 공통이다. 양면 실장의 경우, 땜납 리플로우(공정3)후 프린트 배선기판의 이면에 땜납 페이스트를 프린트하고(공정4), 칩 콘덴서(또는 커패시터) 및 상술한 적층 TAB 모듈을 탑재하여(공정5) 리플로우한다(공정6). 계속해서, 상술한 세정, 검사공정을 거쳐서 양면의 반도체 모듈을 완성한다.

Claims (81)

  1. 주면상에 여러개의 전극이 배치되어 있는 반도체 칩, 주면에 여러개의 제1도전층 및 상기 주면에 대향하는 이면에 여러개의 제2도전층이 형성된 반도체 칩 탑재수단으로서, 서로 대향하는 상기 제1 및 제2도전층과는 각각 전기적으로 접속되어 있는 반도체 칩 탑재수단, 상기 전극의 각각과 상기 제1도전층에 전기적으로 접속된 여러개의 제1리이드, 상기 제1도전층에 접속되어 있고, 상기 전극에는 전기적으로 접속되어 있지 않는 제2리이드를 포함하는 반도체 기억장치.
  2. 제57항에 있어서, 상기 반도체 칩 탑재수단의 제1도전층에서 제2도전층까지의 거리는 상기 제1반도체 칩의 주면에서 그의 대향하는 이면까지의 거리보다도 긴 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 반도체 칩 탑재수단의 제1 및 제2도전층은 상기 반도체 칩 탑재수단내에 마련된 스루홀을 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 또 상기 제1반도체 칩의 주면을 봉하여 막고 있는 수지를 갖는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 전극은 범프전극을 거쳐서 상기 리이드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 반도체 칩 탑재수단은 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 반도체 칩 탑재수단은 세라믹으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 여러개의 리이드는 절연성 테이프에 의해서 서로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 제8항에 있어서, 상기 절연성 테이프는 폴리 이미드 수지인 것을 특징으로 하는 반도체 기억장치.
  10. 서로 적층된 제1 및 제2반도체 칩으로서, 그의 각각의 주면상에 여러개의 제1 및 제2전극이 배치된 제1 및 제2반도체 칩, 각각의 주면에 여러개의 제1도전층 및 상기 주면에 대향하는 이면에 여러개의 제2도전층이 형성된 제1 및 제2 반도체 칩 탑재수단으로서, 상기 제1 및 제2 반도체 칩 탑재수단에 있어서 서로 대향하는 제1도전층과 제2 도전층과는 각각이 전기적으로 접속되어 있는 제1 및 제2반도체 칩 탑재수단, 상기 제1 및 제2반도체 칩의 상기 제1 및 제2전극과 각각 대향하는 상기 제1 및 제2반도체 칩 탑재수단의 제1도전층과를 전기적으로 접속하는 여러개의 제1리이드, 상기 제1 및 제2 반도체 칩 탑재수단의 제1도전층에 접속되고, 또한 상기 제1 및 제2반도체 칩의 제1 및 제2전극과는 전기적으로 접속되어 있지 않은 제2리이드를 갖는 반도체 모듈로서, 상기 제2반도체 칩 탑재수단은 상기 제1반도체 칩 탑재수단상에 적층되어 있고, 상기 제2반도체 칩의 제2전극은 상기 제1반도체 칩 탑재수단에 접속된 제2리이드를 거쳐서 상기 제1반도체 칩 탑재수단의 제1도전층에 전기적으로 접속되어 있는 반도체 모듈.
  11. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 칩의 주면에서 그의 대향하는 이면까지의 거리보다도 긴 것을 특징으로 하는 반도체 모듈.
  12. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단의 제1 및 제2도전층은 상기 리이드의 한쪽끝이 상기 반도체 칩에서 멀어지는 방향으로 더욱 연장되는 것에 의해서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  13. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단의 제1 및 제2도전층은 상기 칩 탑재수단내에 마련된 스루홀을 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  14. 제10항에 있어서, 또 상기 제1 및 제2반도체 칩의 주면을 봉하여 막고 있는 수지를 갖는 것을 특징으로 하는 반도체 모듈.
  15. 제10항에 있어서, 상기 제1 및 제2전극은 범프전극을 거쳐서 상기 리어드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  16. 제10항에 있어서, 상기 반도체 모듈은 4개의 칩이 적층되어 이루어지는 것을 특징으로 하는 반도체 모듈.
  17. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단은 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 모듈.
  18. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단은 세라믹으로 이루어지는 것을 특징으로 하는 반도체 모듈.
  19. 제10항에 있어서, 상기 제1 및 제2반도체 칩 탑재수단은 폴리 이미드 수지로 이루어지는 것을 특징으로 하는 반도체 모듈.
  20. 제10항에 있어서, 상기 여러개의 리이드는 절연성 테이프에 의해서 서로 접속되어 있는 것을 특징으로 하는 반도체 모듈.
  21. 제20항에 있어서, 상기 절연성 테이프는 폴리 이미드 수지인 것을 특징으로 하는 반도체 모듈.
  22. 서로 적층된 제1 및 제2반도체 메모리 칩으로서, 그 각각의 주면상에 여러개의 제1 및 제2전극이 배치된 제1 및 제2반도체 메모리 칩, 각각의 주면에 여러개의 제1도전층 및 상기 주면에 대향는 이면에 여러개의 제2도전층이 형성된 제1 및 제2커넥터로서, 상기 제1 및 제2커넥터에 있어서 서로 대향하는 제1도전층과 제2도전층과는 각각 전기적으로 접속되어 있는 제1 및 제2커넥터로 이루어지고, 상기 제1반도체 메모리 칩의 제1 및 제2전극은 각각 상기 제1커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제2반도체 메모리 칩의 제1전극 및 제2전극은 각각 상기 제2커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제1커넥터의 제1도전층은 상기 제2커넥터의 제2 도전층에 전기적으로 접속되어 있고, 상기 제1반도체 메모리 칩의 제1전극은 각각 상기 제2반도체 메모리 칩의 제1전극과 상기 제1 및 제2도전층을 거쳐서 전기적으로 접속되어 있고, 또 상기 제1반도체 메모리 칩의 제2전극과 상기 제2반도체 메모리 칩의 제2 전극과는 전기적으로 독립인 반도체 메모리 모듈.
  23. 제22항에 있어서, 상기 제1 및 제2커넥터의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 메모리 칩의 주면에서 그의 대향하는 이면까지의 거리보다도 긴 것을 특징으로 하는 반도체 메모리 모듈.
  24. 제22항에 있어서, 상기 제1 반도체 메모리 칩의 제2전극은 상기 제1반도체 메모리 칩을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 모듈.
  25. 제24항에 있어서, 상기 제1반도체 메모리 칩을 선택하는 신호는
    Figure kpo00155
    신호인 것을 특징으로 하는 반도체 메모리 모듈.
  26. 제22항에 있어서, 상기 제1반도체 메모리 칩의 제2전극은 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 모듈.
  27. 제22항에 있어서, 상기 제2반도체 메모리 칩의 제2전극은 상기 제2반도체 입을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 모듈.
  28. 제27항에 있어서, 상기 제2반도체 메모리 칩을 선택하는 신호는
    Figure kpo00156
    신호인 것을 특징으로 하는 반도체 메모리 모듈.
  29. 제22항에 있어서, 상기 제2반도체 메모리 칩의 제2전극은 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 모듈.
  30. 제22항에 있어서, 그의 한쪽끝이 상기 제1 및 제2전극에 전기적으로 접속되고 그의 다른쪽끝이 상기 제1도전층에 전기적으로 접속되는 리이드를 거쳐서, 상기 제1커넥터의 제1도전층과 상기 제2커넥터의 제2도전층을 서로 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 메모리 모듈.
  31. 제30항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 리이드의 다른쪽끝의 종단이 상기 반도체 칩에서 멀어지는 방향으로 더욱 연장되는 리이드의 일부에 의해서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  32. 제30항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 커넥터 내에 마련된 스루홀을 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  33. 제22항에 있어서, 또 상기 제1 및 제2 반도체 칩의 주면을 봉하여 막고 있는 수지를 갖는 것을 특징으로 하는 반도체 메모리 모듈.
  34. 제30항에 있어서, 상기 제1 및 제2반도체 메모리 칩의 제1 및 제2전극은 범프전극을 거쳐서 상기 리이드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  35. 제22항에 있어서, 상기 반도체 메모리 모듈은 4개의 칩이 적층되어 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  36. 제22항에 있어서, 상기 제1 및 제2커넥터는 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  37. 제22항에 있어서, 상기 제1 및 제2 커넥터는 세라믹으로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  38. 제22항에 있어서, 상기 제1 및 제2 커넥터는 폴리 이미드 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  39. 제22항에 있어서, 상기 여러개의 리이드는 절연성 테이프에 의해서 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  40. 제39항에 있어서, 상기 절연성 테이프는 폴리 이미드 수지인 것을 특징으로 하는 반도체 메모리 모듈.
  41. 서로 적층된 제1 및 제2반도체 메모리 칩으로서, 그 각각의 주면상에 여러개의 제1 및 제2 전극이 배치된 제1 및 제2반도체 메모리 칩과, 각각의 주면에 여러개의 제1 도전층 및 상기 주면에 대향하는 이면에 여러개의 제2도전층이 형성되고 서로 적층된 제1 및 제2커넥터와로 이루어지고, 상기제1 및 제2커넥터에 있어서 서로 대향하는 상기 제1도전층과 상기 제2도전층은 각각 전기적으로 접속되어 있는 제1 및 제2커넥터로 이루어지고, 상기 제1반도체 메모리 칩의 제1전극 및 제2전극은 각각 상기 제1커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제2반도체 메모리 칩의 제1전극 및 제2전극은 각각 상기 제2커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제1커넥터의 제1도전층은 상기 제2커넥터의 제2도전층에 전기적으로 접속되어 있는 반도체 메모리 모듈, 주면에 여러개의 제1, 제2 및 제3배선이 형성된 기판으로서, 상기 반도체 메모리 모듈이 탑재되어 있는 기판으로 이루어지고, 상기 제1 및 제2반도체 메모리 칩의 제1전극은 각각 상기 제1 및 제2커넥터의 제1 및 제2도전층을 거쳐서 상기 기판상의 제1배선에 전기적으로 접속되어 있고, 상기 제1반도체 메모리 칩의 제2전극은 상기 제1커넥터의 제1 및 제2도전층을 거쳐서 상기 기판의 제2배선에 전기적으로 접속되어 있고, 상기 제2반도체 메모리 칩의 제2전극은 상기 제1 및 제2커넥터의 제1 및 제2도전층을 거쳐서 상기 기판의 제3배선에 전기적으로 접속되어 있고, 또 상기 제1반도체 메모리 칩의 제2전극과 상기 제2반도체 메모리 칩의 제2전극과는 서로 전기적으로 독립인 반도체 메모리 보드.
  42. 제41항에 있어서, 상기 제1 및 제2커넥터의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 메모리 칩의 주면에서 그의 대향하는 이면까지의 거리보다도 긴 것을 특징으로 하는 반도체 메모리 보드.
  43. 제41항에 있어서, 상기 제1반도체 메모리 칩의 제2전극은 상기 제1반도체 메모리 칩을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 보드.
  44. 제43항에 있어서, 상기 제1반도체 메모리 칩을 선택하는 신호는
    Figure kpo00157
    신호인 것을 특징으로 하는 반도체 메모리 보드.
  45. 제41항에 있어서, 상기 제1반도체 메모리 칩의 제2전극은 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 보드.
  46. 제40항에 있어서, 상기 제2반도체 메모리 칩의 제2전극은 상기 제2반도체 메모리 칩을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 보드.
  47. 제46항에 있어서, 상기 제2반도체 메모리 칩을 선택하는 신호는
    Figure kpo00158
    신호인 것을 특징으로 하는 반도체 메모리 보드.
  48. 제41항에 있어서, 상기 제2반도체 메모리 칩의 제2전극은 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 보드.
  49. 제41항에 있어서, 그의 한쪽끝이 상기 제1 및 제2전극에 전기적으로 접속되고 그의 다른쪽끝이 상기 제1도전층에 전기적으로 접속되는 리이드를 거쳐서, 상기 제1커넥터의 제1도전층과 상기 제2커넥터의 제2도전층을 서로 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 메모리 보드.
  50. 제49항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 리이드의 한쪽끝이 상기반도체 칩에서 멀어지는 방향으로 더욱 연장되는 리이드의 일부에 의해서 전기적으로 접속되어 있는것을 특징으로 하는 반도체 메모리 보드.
  51. 제49항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 커넥터내에 마련된 스루홀을 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  52. 제49항에 있어서, 또 그의 한쪽끝이 상기 제1 및 제2도전층에 접속되고, 그의 다른쪽끝은 상기 제1 및 제2전극과 전기적으로 접속되어 있지 않은 다른 여러개의 리이드를 포함하는 것을 특징으로 하는 반도체 메모리 보드.
  53. 제41항에 있어서, 또 상기 제1 및 제2반도체 칩의 주면을 봉하여 막고 있는 수지를 갖는 것을 특징으로 하는 반도체 메모리 보드.
  54. 제49항에 있어서, 상기 제1 및 제2전극은 범프전극을 거쳐서 상기 리이드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  55. 제41항에 있어서, 상기 반도체 메모리 모듈은 4개의 메모리 칩이 적층되어 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  56. 제40항에 있어서, 상기 제1 및 제2커넥터는 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  57. 제41항에 있어서, 상기 제1 및 제2커넥터는 세라믹으로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  58. 제41항에 있어서, 상기 제1 및 제2커넥터는 폴리 이미드 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  59. 제41항에 있어서, 상기 여러개의 리이드는 절연성 테이프에 의해서 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  60. 제59항에 있어서, 상기 절연성 테이프는 폴리 이미드 수지인 것을 특징으로 하는 반도체 메모리 보드.
  61. 제1 및 제2반도체 메모리 모듈로서, 그의 각각은 그의 각각의 주면상에 여러개의 제1 및 제2전극이 배치되고, 서로 적층된 제1 및 제2 반도체 메모리 칩으로 이루어지는 제1 및 제2반도체 메모리 모듈, 주면에 여러개의 제1, 제2 및 제3배선이 형성되고, 그의 끝부에 상기 제1, 제2 및 제3배선과 각각 전기적으로 접속된 여러개의 제1, 제2 및 제3단자가 마련되어 있는 기판으로서, 상기 제1 및 제2반도체 메모리 모듈이 탑재되어 있는 기판, 각각의 주면에 여러개의 제1도전층 및 상기 주면에 대향하는 이면에 여러개의 제2도전층이 형성되고, 서로 적층된 제1 및 제2커넥터로 이루어지고, 상기 제1및 제2커넥터에 있어서 서로 대향하는 상기 제1도전층과 상기 제2도전층은 각각 전기적으로 접속되어 있는 제1 및 제2커넥터로 이루어지고, 상기 제1반도체 메모리 칩의 제1 및 제2전극은 각각 상기 제1커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제2 반도체 메모리 칩의 제1 및 제2전극은 각각 상기 제2 커넥터의 제1도전층과 전기적으로 접속되어 있고, 상기 제1커넥터의 제1도전층은 상기 제2커넥터의 제2도전층에 전기적으로 접속되어 있고, 상기 제1 및 제2반도체 메모리 모듈의 제1 및 제2반도체 메모리 칩의 제1전극은 각각 상기 제1 및 제2커넥터의 제1 및 제2도전층을 거쳐서 상기 기판상의 제1배선에 전기적으로 접속되고, 상기 제1 및 제2반도체 메모리 모듈의 상기 제1반도체 메모리 칩의 제2전극은 상기 제1커넥터의 제1 및 제2도전층을 거쳐서 상기 기판의 제2배선에 전기적으로 접속되어 있고, 상기 제1 및 제2반도체 메모리 모듈의 상기 제2반도체 메모리 칩의 제2 전극은 상기 제1 및 제2커넥터의 제1 및 제2도전층을 거쳐서 상기 기판의 제3 배선에 전기적으로 접속되어 있고, 상기 제2배선과 상기 제3배선은 전기적으로 독립인 반도체 메모리 보드.
  62. 제61항에 있어서, 또 상기 기판에는 여러개의 단자를 갖는 로직 디코더가 탑재되어 있고, 상기 제1 및 제2반도체 메모리 모듈의 제2전극은 각각 상기 로직 디코더를 거쳐서 대응하는 상기 제2 및 제3단자에 각각 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  63. 제61항에 있어서, 상기 제1 및 제2커넥터의 제1도전층에서 제2도전층까지의 거리는 상기 제1 및 제2반도체 메모리 칩의 주면에서 그의 대향하는 이면까지의 거리보다도 긴 것을 특징으로 하는 반도체 메모리 보드.
  64. 제61항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제1 반도체 메모리칩의 제2전극은 각각 상기 제1반도체 메모리 칩을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 보드.
  65. 제64항에 있어서, 상기 제1 및 제2 반도체 메모리 모듈의 제1 반도체 메모리 칩을 선택하는 신호는 각각 RAS 신호인 것을 특징으로 하는 반도체 메모리 보드.
  66. 제61항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제1반도체 메모리 칩의 제2전극은 각각 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 보드.
  67. 제61항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제2반도체 메모리 칩의 제2전극은 각각 상기 제2반도체 메모리 칩을 선택하기 위한 신호를 받는 전극인 것을 특징으로 하는 반도체 메모리 보드.
  68. (신설0)제67항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제2반도체 메모리 칩을 선택하는 신호는 각각
    Figure kpo00159
    신호인 것을 특징으로 하는 반도체 메모리 보드.
  69. 제61항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제2반도체 메모리 칩의 제2전극은 각각 데이타 입출력을 위한 전극인 것을 특징으로 하는 반도체 메모리 보드.
  70. 제61항에 있어서, 그의 한쪽끝이 상기 제1 및 제2 전극에 전기적으로 접속되고 그의 다른쪽끝이 상기 제1도전층에 전기적으로 접속되는 리이드를 거쳐서, 상기 제1커넥터의 제1도전층과 상기 제2커넥터의 제2도전층을 서로 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 메모리 보드.
  71. 제70항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 리이드의 한쪽끝이 상기 반도체 칩에서 멀어지는 방향으로 더욱 연장되는 리이드의 일부에 의해서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  72. 제70항에 있어서, 상기 제1 및 제2커넥터의 제1 및 제2도전층은 상기 커넥터내에 마련된 스루홀을 거쳐서 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  73. 제70항에 있어서, 또 그의 한쪽끝이 상기 제1 및 제2도전층에 접속되고, 그의 다른쪽끝은 상기 제1 및 제2전극과 전기적으로 접속되어 있지 않은 다른 여러개의 리이드를 포함하는 것을 특징으로 하는 반도체 메모리 보드.
  74. 제61항에 있어서, 또 상기 제1 및 제2반도체 메모리 모듈의 제1 및 제2반도체 메모리 칩의 주면을 봉하여 막고 있는 수지를 갖는 것을 특징으로 하는 반도체 메모리 보드.
  75. 제70항에 있어서, 상기 제1 및 제2반도체 메모리 모듈의 제1 및 제2반도체 메모리 칩의 제1 및 제2전극은 범프전극을 거쳐서 상기 리이드와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  76. 제61항에 있어서, 상기 제1 및 제2반도체 메모리 모듈은 각각 4개의 칩이 적층되어 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  77. 제61항에 있어서, 상기 제1 및 제2커넥터는 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  78. 제61항에 있어서, 상기 제1 및 제2커넥터는 세라믹으로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  79. 제61항에 있어서, 상기 제1 및 제2커넥터는 폴리 이미드 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  80. 제61항에 있어서, 상기 여러개의 리이드는 절연성 테이프에 의해서 서로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  81. 제80항에 있어서, 상기 절연성 테이프는 폴리 이미드 수지인 것을 특징으로 하는 반도체 메모리 보드.
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