JP3126784B2

JP3126784B2 - 積層マルチチップ半導体装置

Info

Publication number: JP3126784B2
Application number: JP04011927A
Authority: JP
Inventors: 勝坂口; 寿治石田; 弘二芦沢; 大之田中; 一郎宮野; 和夫山崎; 宗博山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-27
Filing date: 1992-01-27
Publication date: 2001-01-22
Anticipated expiration: 2016-01-22
Also published as: JPH05206376A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報機器等に用いられる
半導体装置に係り、特に、大容量でかつ接続部の高信頼
度を確保することのできる積層マルチチップ半導体装置
に関する。

【０００２】

【従来の技術】半導体メモリは大型コンピュータ、ワー
クステーション、パーソナルコンピュータ、ワードプロ
セッサ等の情報機器に多量に使用されており、今後これ
らの機器の高性能化、多機能化、製品拡大がさらに進む
と予想されることから、ここで用いられる半導体メモリ
の需要も加速度的に増大して行くものと考えられる。こ
の場合、大容量のメモリを必要とする装置では、機器内
で半導体メモリの占める実装面積が益々増大する傾向に
あり、機器の小型化、軽量化を阻害する最大の要因とな
っている。

【０００３】この問題を解決する方法として、従来から
強力に推し進められているチップ内素子の高集積化によ
り１チップ当りのメモリ容量を増大する方法、または、
パッケージされたメモリモジュールをプリント配線板に
高密度に実装する方法、あるいは、特開昭 59‐180386
号公報及び特開昭 61‐101067号公報記載のように、複
数個の半導体チップを厚さ方向に積み重ねて高密度化を
図る方法がある。

【０００４】これらの方法のうち、チップ内素子を高密
度化する方法は、従来技術の延長では解決できない新し
い局面にきており、新技術、新生産設備の開発が必要に
なってきている。また、プリント配線板に高密度実装す
る方法は、モジュールの小型化、プリント配線板への両
面実装、ZIP (zigzag in‐line‐package)部品の採用な
どが行われているが、１個のチップを１パッケージとし
たモジュールを使用する限りでは、これ以上の大幅な高
密度化は困難な状況にある。

【０００５】これに対し、複数個の IC チップを厚さ方
向に積み重ねる方法が極めて有利であり、これまで、種
々の提案がなされている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記公
報における開示を含めこれまでに提示されている方法で
は、各層の端子を密着して接続する構造であるため、接
続の信頼性が十分に確保できないという不具合点があっ
た。

【０００７】本発明の目的は、上記従来技術の有してい
た課題を解決して、接続部の高信頼性を確保した大容量
のマルチチップ半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的は、フィルムキ
ャリアテープに半導体チップを電気的に接続したテープ
キャリアパッケージを、少なくともその一面に接続端子
を有するコネクタ枠を介して複数個積層接続した積層マ
ルチチップ半導体装置において、上記コネクタ枠の少な
くとも一面に上記接続端子厚さよりも厚く絶縁膜を形成
したマルチチップ半導体装置とすること、あるいは、上
記コネクタ枠の少なくとも一面の端子の一部に突起を形
成したマルチチップ半導体装置とすること、あるいは、
フィルムキャリアテープに半導体チップを電気的に接続
したテープキャリアパッケージを少なくともその一面に
配線パターンを有するコネクタ枠を介して複数個積層接
続した積層マルチチップ半導体装置において、上記コネ
クタ枠の一端をコネクタ枠端部に露出させた構造とした
積層マルチチップ半導体装置とすること、あるいは、少
なくとも一面に配線パターンを有するフィルムキャリア
テープに半導体チップを電気的に接続したテープキャリ
アパッケージをコネクタ枠を介して複数個積層接続した
積層マルチチップ半導体装置において、上記フィルムキ
ャリアパッケージのリードを該コネクタ枠端子の端部面
と同一か、またはそれ以上に露出させたテープキャリア
パッケージを有する構成とした積層マルチチップ半導体
装置とすることによって達成することができる。

【０００９】

【作用】上記構成とすることによって、各層間の接合は
んだ厚さをある一定厚さ以上に確保するとともに、接続
部に十分なはんだを供給することができ、接続部の接続
の高信頼性を確保することができる。

【００１０】

【実施例】以下、本発明マルチチップ半導体装置の構成
について実施例によって具体的に説明する。

【００１１】本発明マルチチップ半導体装置の一実施例
を図１〜16により説明する。なお、各図において同一符
号は同一内容を示し、また、テープキャリアパッケージ
(以下、TCP と略称する)及びコネクタ枠を複数段積み重
ねた図においては、下段から上段に、各符号数字の後に
a、b、c、d 等の記号を付して区分した。

【００１２】まず、図１は、TCP １とコネクタ枠２とを
交互に積み重ね、電気的に接続した本発明マルチチップ
半導体装置６をはんだ５によってマザーボード４に接続
したモジュールの断面を示した図である。すなわち、コ
ネクタ枠２と TCP １とが４段交互に積み重ねられ、最
上層に蓋を付され、はんだによって接合されてマルチチ
ップ半導体装置６となり、このマルチチップ半導体装置
６がはんだ５によってマザーボード４上に配置接続され
ていることを示す。

【００１３】次に、図２に TCP １の平面図、図３に図
２ A‐A 部の断面を示す。これらの図において、半導体
チップ10の上面にバンプ11が形成されており、該バンプ
11にフィルムキャリアテープ12上に形成されたインナー
リード13が接続されており、フィルムキャリアテープ12
の基材の一部で構成されるサポートリング14がリードを
保持するとともに、インナーリード13からアウターリー
ド15へのリードピッチを広げるための配線エリアの役目
を有している。

【００１４】半導体チップ10の表面及びインナーリード
ボンディング部を含めサポートリング部14にかけて保護
コート樹脂16が塗布されている。短辺方向に配置される
リードにはチップ選択バンプ17につながるチップ選択リ
ード18、その他のバンプ11につながる共通リード15、さ
らにバンプとはつながらないダミーリード19がある。ま
た、長辺方向のサポートリング14上には仮固定リード20
が配置されている。

【００１５】次に、図４にコネクタ枠の平面図、図５に
コネクタ枠の一部の平面拡大図、図６に図５の側面図、
図７に図５の A‐A 部の断面図を示す。この図４〜７に
おいて、基材25の表裏面には表面端子26と裏面端子27と
が形成されており、表裏面の端子は表裏のランド28を有
する端面スルーホール29によって電気的に接続されてい
る。端子の内側部分には表面スペーサ30、裏面スペーサ
31が形成されている。また、長手方向の基材25面上には
仮固定用端子32が配置されている。

【００１６】図８は接続部の一部拡大断面図である。こ
の図において、第１段目のコネクタ枠２ａには表面端子
26a、裏面端子27aがが形成され、その端子の上面には表
面スペーサ30a、裏面スペーサ31aが形成されている。表
面端子26aと裏面端子27aとは端面スルーホール29aによ
って接続されている。第２段目のコネクタ枠２ｂも第１
段目のコネクタ枠２ａと同じ構造である。TCP １aのア
ウターリード15aは表面スペーサ30aと裏面スペーサ31b
とに挾まれた形で表面端子26aと裏面端子27bとの間を通
り、コネクタ枠の端部に達している。また、はんだ33a
は端面スルーホール29a、表面端子26a、裏面端子27bを
濡らし接続部全体に充填されている。

【００１７】マザーボード４には基板端子34が形成され
ており、該基板端子34の上には基板スペーサ35が形成さ
れている。基板スペーサ35とコネクタ枠２ａの裏面スペ
ーサ31aとは対向して接しており、これらのスペーサに
よって一定の間隔を保持された基板端子34とコネクタ枠
２ａの裏面端子27aとの間にははんだ５が充填されてい
る。

【００１８】図９はマルチチップ半導体装置６の動作を
説明するための回路ブロック図である。この図におい
て、半導体チップ10a、10b、10c、10d にはアドレス端
子40、データ入出力端子41、ライトイネーブル端子42、
アウトイネーブル端子43、電源端子44、グランド端子4
5、チップ選択端子46a、46b、46c、46d が電気的に接続
されている。これらの端子の内、チップ選択端子46a〜4
6dはそれぞれの半導体チップ10a〜10dに独立に接続され
ているが、その他の端子は半導体チップ10a〜10dに共通
に接続されている。なお、図９においてアドレス端子40
及びデータ入力端子41は１本のラインで示してあるが、
実際の配線では複数本で構成されている。これに対し、
ライトイネーブル端子42、アウトイネーブル端子43、電
源端子44、グランド端子45及びチップ選択端子46a〜46d
は実際の配線ではそれぞれ各１本の場合が多い。

【００１９】この回路において、まず半導体チップ10へ
のデータの書き込みはアドレス線とデータ線に必要な情
報を電気信号として与えておき、書き込み許可信号線を
onにしておいて、情報を記憶させたいチップのチップ
選択端子を on にすることにより、選択されたチップの
希望のアドレスに所定の情報が記憶される。他の３個の
チップは、それぞれのチップ選択端子が off に保たれ
ているため、チップ内部の情報の変化はない。同様に、
チップからの情報の読み出しは、情報を取り出したいア
ドレスを示す信号をアドレス線に与えておき、データ入
出力許可端子をon にしておいて、情報を取り出したい
チップ選択端子を on にすることによって、選択したチ
ップの希望するアドレスからの情報がデータ入出力端子
に出力される。

【００２０】図10はチップ選択端子部の斜視図である。
この図において、マザーボード４上にはチップ選択端子
50a〜50dが、また、コネクタ枠２上にはチップ選択端子
51a〜51dが形成されている。また、TCP 1 側には各段の
半導体チップ10の共通位置にそれぞれのチップ選択バン
プ17a〜17dが形成されており、これらのバンプ17a〜17d
に接続して各段によってパターン形状の異なるチップ選
択リード18a〜１８ｄが形成されており、コネクタ枠２
のチップ選択端子５１に接続されている。TCP 1のフィ
ルム上にはチップ上のバンプと接続されない３個のダミ
ーリード19が形成されており、このダミーリード19はコ
ネクタ枠２の端子と接続されている。

【００２１】図11、12 はコネクタ枠端子と TCP 1 リー
ド及びマルチチップ半導体装置６とマザーボード４との
接続状態を示す接続部の拡大断面図で、図11は共通端子
部(図９の A‐A 部位置)、図12 は第４段目の半導体10d
がマザーボードと接続している(図９の B‐B 位置)チッ
プ選択位置の接続部の拡大断面図である。図11 におい
て、マザーボード４の表面には基板端子34が形成されて
おり、基板端子34上には基板スペーサ35が形成されてい
る。コネクタ枠２aとコネクタ枠２bとはTCP1aのアウタ
ーりード15aを挾んではんだによって接続されている。
同様に、コネクタ枠２bとコネクタ枠２c、コネクタ枠２
cとコネクタ枠２d、コネクタ枠２dと蓋３もそれぞれの
TCP 1 のアウターリード15を挾み込んではんだ33によっ
て接続されている。コネクタ枠２aとマザーボード４と
ははんだ５によって接続されている。

【００２２】図12において、チップ選択バンプ17dはチ
ップ選択リード18dと接続されており、また、各コネク
タ枠間はダミーリード19を間に挾んではんだ33a〜33dに
よってつながっており、さらにマザーボード４上に配置
されたチップ選択基板端子50dと電気的に接続される。
これに対し、第１段〜第３段のチップ選択バンプ17a〜1
7cはこの断面位置ではリードとはつながっていない。

【００２３】このような構成において、本発明になるマ
ルチチップ半導体装置の各部の詳細構造について以下に
説明する。

【００２４】まず、図１において、マザーボード４は単
層及び多層の配線を有するプリント配線板であって、そ
の表面に本図に示すマルチチップ半導体装置６と共にそ
の他の半導体部品及び一般電気部品を搭載したもので
(配線及びその他の部品は図示せず)、入出力、演算、記
憶、表示などの機能を備えた電子デバイスの一部であ
る。

【００２５】図２、３において、半導体チップ10はシリ
コンからなり内部にメモリ素子を形成したもので、４Ｍ
ビットの記憶容量を有するダイナミック・ランダム・ア
クセスメモリである。半導体チップ10の表面には信号の
入出力用の端子としてめっき法によって形成された金バ
ンプ11及び17が配置されている。

【００２６】フィルムキャリアテープ12はポリイミドフ
ィルムに銅箔を固着してその銅箔をパターニングしてリ
ードとしたもので、パターニング後のリード表面にはニ
ッケルを下地として金めっきを施してある。

【００２７】半導体チップ10上のバンプ11及び17にフィ
ルムキャリアテープに形成したインナーリード13を位置
合わせし、インナーリード13の上から加熱ブロックを押
し当てて、金‐金の熱圧着ボンディング法によって接続
する。

【００２８】ここで、半導体チップ10上のバンプ11及び
17の形成は特にめっき法による形成に限定されるもので
はなく、予め別工程で形成しておいた金の小片を固着さ
せること、あるいはワイヤボンディングの原理を用いて
金線をバンプ11及び17の形状に熱圧着させることなどの
方法も適用できる。また、材料も金に限定されるもので
はなく、銅、ニッケル及びこれらの合金であってもよ
い。

【００２９】また、フィルムキャリアテープ上のリード
の表面処理についても、金めっきに限定されるものでは
なく、すずめっき、はんだめっき等も十分適用可能であ
る。また、リードの材質も銅に限定されるものではな
く、銅合金、鉄、鉄合金等も適用することができる。

【００３０】また、保護コートは、チップ10の表面及び
インナーリード13部を保護するもので、本実施例ではエ
ポキシ系の樹脂を用いた。なお、チップ上のバンプ11及
び17の配置は図２においては短辺上のものを示したが、
長辺上に配置されるもの、四辺に配置されるもの、チッ
プの中央部に配置されるものも当然含まれる。

【００３１】図２において、長辺上に形成された仮固定
用リードは TCP 1 とコネクタ枠２を位置合わせして固
定するときの仮接続用に用いるものである。すなわち、
TCP1 とコネクタ枠２を複数段積層接続する工程におい
て、まず一組の TCP 1 とコネクタ枠２とを仮固定して
コネクタ枠付き TCP (以下、枠付き TCP と略称する)と
するが、このとき、コネクタ枠２と TCP 1 との位置合
わせはそれぞれの上に設けた位置合わせマーク(図示せ
ず)を用いて行い、TCP 1 の上記仮固定用リードをコネ
クタ枠の仮固定用端子に熱圧着する。

【００３２】図４〜図８に示すコネクタ枠２は、TCP 1
を複数個積層接続するときの各 TCP1 のリード間を接続
し、同時に TCP 1 間の間隔を一定に保つためのもので
ある。

【００３３】図４〜図８において、コネクタ枠２は、ガ
ラスエポキシ基材25の両面銅張積層板を用いて表裏にパ
ターンを形成して接続端子とし、該表裏パターンを接続
するためのスルーホールを形成し、接続端子の一部にス
ペーサとなる樹脂層をスクリーン印刷法によって形成し
た後、金型により図４に示した形状に外形の打ち抜きを
行う。表裏パターン及びスルーホールは銅めっきの上に
はんだめっき処理を施す。上記の打ち抜きに際しては、
スルーホールの中心線に沿って切断するように金型を設
計することにより、スルーホールの内壁の一部を露出さ
せた端面スルーホール29の形成を行う。仮固定用端子
は、上述したように、TCP 1 との仮接続に用いる。

【００３４】本実施例においてはコネクタ枠２にガラス
エポキシ基材25の両面銅張積層板を用いたが、コネクタ
枠２の材質はこれに限定されるものではなく、その他の
有機樹脂あるいはセラミック等の無機系材料を用いるこ
ともできる。

【００３５】スペーサ30及び31は積層接続時のはんだ接
続層の厚さを確保し、かつ、接続部のはんだが TCP 1
リードを伝わって内部に侵入しないようにするためのも
ので、はんだ付け温度に耐えるエポキシ系の樹脂を用い
ているが、これもエポキシ系樹脂に限定されるものでは
なく、その他の有機樹脂あるいはセラミック等の無機系
材料を用いることができる。また、表裏パターン形成時
に、図に示すスペーサ位置のパターンの一部を凸状にめ
っきあるいはエッチング処理によって形成することも可
能である。表裏パターンの内スペーサで覆われた部分以
外の面が接続に寄与する接続端子となる。コネクタ枠上
の端子表面にははんだめっきを施しているが、これもは
んだに限るものではなく、金、すずあるいはスルーホー
ルを形成したときの銅であってもよい。

【００３６】図２及び図10において、マルチチップ半導
体装置６上のチップ選択用バンプ17は、チップ10上の定
位置に配置されるため、チップの種類は積層される段に
影響されることなく一種類でよい。また、コネクタ枠２
についても各段とも同じパターン位置のものでよく、こ
れも一種類でよい。これに対し、フィルムキャリアテー
プ12は、各段に対してパターン形状が異なるため、それ
ぞれのパターンに応じた４種類のものを用意している。
TCP 1 上のダミーリード19は、図12に示すように、チッ
プ選択端子部の各段のコネクタ枠２間の接続を行うため
のものである。

【００３７】図１及び図10に示す蓋は、内部のくり抜き
のない印刷配線板を用いることによってマルチチップ半
導体装置６をマザーボード４に実装したときの内部保護
を行うと共に、表面に形成した端子の面積を広くとるこ
とによって、４段積層した時点での電気的特性検査を容
易に行えるようにしたものである。

【００３８】ここで、TCP 1 とコネクタ枠２との積層接
続方法について説明する。TCP 1 とコネクタ枠２との積
層接続は、まず各段の TCP 1 とコネクタ枠２とを位置
合わせ、仮固定して枠付き TCP 1 とした後、該枠付き
TCP 1 を４段位置合わせし、さらに最上層に蓋を位置合
わせして積層接続する。ここで、枠付き TCP 1 の仮固
定には、パルスヒート方式の加熱圧着方式によって、コ
ネクタ枠２の仮固定用端子32と TCP 1 の仮固定用リー
ド20を圧着する。この場合、コネクタ枠２の端子にはん
だめっきを、TCP 1 のりードに金めっきを用いているた
め、フラックスの使用なしではんだリフロー接続が可能
であり、この工程を経た後の洗浄が不要であるという利
点がある。なお、本実施例では熱圧着による仮固定につ
いて説明したが、接着剤による固定、機械的挾みつけに
よる固定等の方法も適用可能である。

【００３９】また、この枠付き TCP 1 の４個と最上層
の蓋の仮固定には、第１番目から順次一段づつ位置合わ
せし、接着剤で仮固定して行く方法をとった。この場
合、各接続層の厚さが一定になるように、接着剤の硬化
時に上段の枠付き TCP 1 を一定荷重で押し付ける方法
をとった。枠付き TCP 1 ４個と最上層の蓋を位置合わ
せし、仮固定した後、接続部にはんだ付け用のフラック
スを塗布し、端面スルーホール29部を溶融はんだに浸漬
することによって接続部のはんだ付けを行った。

【００４０】このようにしてはんだ接続したマルチチッ
プ半導体装置６をはんだ印刷を施したマザーボード４上
に位置合わせ配置し、ベーパーリフローソルダリングに
よりはんだ接続を行ってマルチチップ半導体モジュール
とした。

【００４１】図11はこのマルチチップ半導体モジュール
の接続部の断面を示す図で、マザーボード４とマルチチ
ッップ半導体装置６及び各段のコネクタ枠の端子と TCP
1のリードとがはんだによって完全に接続されているこ
とを示している。

【００４２】次に、本実施例の応用例について、図13、
14 によって説明する。

【００４３】図13はコネクタ枠２の端子と TCP 1 のア
ウターリードとの接続部の断面図である。この図におい
て、コネクタ枠２a の表面端子26aとコネクタ枠２b の
裏面端子27bとで挾まれた TCP 1 のアウターリード15a
はコネクタ枠２の端部からＬだけ張り出した構造であ
る。

【００４４】図14は図13に示した接続部の平面図であ
る。この図において、アウターリード15の先端部分は元
部分よりも幅広になっており、ランド28とほぼ同じ広さ
になっている。また、図15及び図16ははんだ接続後の接
続部の断面の拡大図で、図15はリードのはんだ濡れ性が
良好な接続部、図16は濡れ性の悪い接続部の状態を示し
たものである。

【００４５】本実施例はマルチチップ半導体装置の組
立、はんだ接続時の TCP 1 のリードのはんだ濡れ性検
査を確実に行い得る構造を提供するものである。すなわ
ち、図13及び図14に示したようにアウターリードをコネ
クタ枠２の端部から張り出させることによって、また、
アウターリード15の先端部の幅を端面スルーホール29の
幅と同等にすることによって、はんだ濡れ性が良好な場
合は図15に示すように良好なはんだフィレット60が形成
され、濡れ性が悪い場合には図16に示すようにはんだフ
ィレットが形成されないことから、はんだ濡れ性の検査
を外観から容易に検査することができるものである。

【００４６】

【発明の効果】以上述べてきたように、マルチチップ半
導体装置を本発明構成の装置とすることによって、従来
技術の有していた課題を解決して、接続部の高信頼性を
確保した大容量のマルチチップ半導体装置を提供するこ
とができた。

【００４７】すなわち、コネクタ枠の端子上にスペーサ
を設けたことにより端子とリードとの間に一定の間隔を
設けることができ、はんだ溶融接続時のはんだ浸透性の
向上と接続部のはんだ中に占める金の含有率を大幅に低
下させることができ、接続信頼性の大幅な向上を図るこ
とができた。また、端面スルーホール構造にしてコネク
タ枠の接続部を端面に露出させ、また同時に TCP リー
ドの端部も露出する構造にすることにより、接続状態の
外観検査が一目で行えるようになり、品質の向上と生産
性の向上が図れるようになった。さらに、溶融はんだ法
によるはんだ接続が可能になって接続プロセスの単純化
が図れ、かつ、TCP リード表面の金が溶融はんだ中に拡
散することによって、接続部の金含有量を微量に抑える
ことができ、接続の信頼性を大幅に向上させることがで
きた。

【図面の簡単な説明】

【図１】本発明マルチチップ半導体装置の接続部の断面
図。

【図２】TCP の平面図。

【図３】図２の A‐A 部の断面図。

【図４】コネクタ枠の平面図。

【図５】コネクタ枠の一部拡大平面図。

【図６】コネクタ枠の側面図。

【図７】コネクタ枠の A‐A 部の断面図。

【図８】マルチチップ半導体装置の一部拡大断面図。

【図９】マルチチップ半導体装置の回路ブロック図。

【図１０】チップ選択端子部の斜視図。

【図１１】共通端子部の接続部拡大断面図。

【図１２】チップ選択端子部の接続部拡大断面図。

【図１３】コネクタ枠端子と TCP のアウターリードと
の接続部の断面図。

【図１４】図１３の接続部の平面図。

【図１５】リードのはんだ濡れの良い接続部の拡大断面
図。

【図１６】リードのはんだ濡れの悪い接続部の拡大断面
図。

【符号の説明】

１…TCP (テープキャリアパッケージ)、２…コネクタ
枠、４…マザーボード、５、33 …はんだ、６…マルチ
チップ半導体装置、10 …半導体チップ、15 …アウター
リード、18 …チップ選択リード、19 …ダミーリード、
26 …表面端子、27 …裏面端子、29 …端面スルーホー
ル、30 …表面スペーサ、31 …裏面スペーサ、50 …チ
ップ選択基板端子、51 …チップ選択端子、60 …フィレ
ット。

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中大之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者宮野一郎神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者山崎和夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体設計開発センタ内 (72)発明者山田宗博東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体設計開発センタ内 (56)参考文献特開平２−198148（ＪＰ，Ａ) 特開平２−134859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 25/10 H01L 25/04

Claims

(57)【特許請求の範囲】

【請求項１】フィルムキャリアテープに半導体チップを
電気的に接続したテープキャリアパッケージを、少なく
ともその一面に接続端子を有するコネクタ枠を介して複
数個積層接続した積層マルチチップ半導体装置におい
て、上記コネクタ枠の少なくとも一面に上記接続端子厚
さよりも厚く絶縁膜を形成したことを特徴とする積層マ
ルチチップ半導体装置。
【請求項２】上記絶縁膜を上記コネクタ枠の基材上に形
成したことを特徴とする請求項１記載の積層マルチチッ
プ半導体装置。
【請求項３】上記絶縁膜を上記コネクタ枠の端子上に形
成したことを特徴とする請求項１記載の積層マルチチッ
プ半導体装置。
【請求項４】上記絶縁膜に有機系樹脂を用いたことを特
徴とする請求項１〜３記載の積層マルチチップ半導体装
置。
【請求項５】上記絶縁膜に無機系絶縁物を用いたことを
特徴とする請求項１〜３記載の積層マルチチップ半導体
装置。
【請求項６】上記絶縁膜をソルダーレジスト膜で形成し
たことを特徴とする請求項１〜４記載の積層マルチチッ
プ半導体装置。
【請求項７】上記絶縁膜をセラミック絶縁膜で形成した
ことを特徴とする請求項１〜３及び請求項５記載の積層
マルチチップ半導体装置。
【請求項８】フィルムキャリアテープに半導体チップを
電気的に接続したテープキャリアパッケージを、少なく
ともその一面に接続端子を有するコネクタ枠を介して複
数個積層接続した積層マルチチップ半導体装置におい
て、上記コネクタ枠の少なくとも一面の上記端子の一部
に凸起を形成したことを特徴とする積層マルチチップ半
導体装置。
【請求項９】上記凸起を端子と同じ材質で形成したこと
を特徴とする請求項８記載の積層マルチチップ半導体装
置。
【請求項１０】上記突起を端子と異なる材質で形成した
ことを特徴とする請求項８記載の積層マルチチップ半導
体装置。
【請求項１１】上記凸起をめっき法によって形成したこ
とを特徴とする請求項８〜10記載の積層マルチチップ半
導体装置。
【請求項１２】上記凸起を印刷法によって形成したこと
を特徴とする請求項８〜10記載の積層マルチチップ半導
体装置。
【請求項１３】フィルムキャリアテープに半導体チップ
を電気的に接続したテープキャリアパッケージを、少な
くともその一面に配線パターンを有するコネクタ枠を介
して複数個積層接続した積層マルチチップ半導体装置に
おいて、上記コネクタ枠上のパターンの一端をコネクタ
枠端部に露出する構造とし、請求項１〜７に掲げた絶縁
膜を付加したことを特徴とする積層マルチチップ半導体
装置。
【請求項１４】フィルムキャリアテープに半導体チップ
を電気的に接続したテープキャリアパッケージを、少な
くともその一面に配線パターンを有するコネクタ枠を介
して複数個積層接続した積層マルチチップ半導体装置に
おいて、上記コネクタ枠上のパターンの一端をコネクタ
枠端部に露出する構造とし、請求項８〜12に掲げた凸起
形成を付加したことを特徴とする積層マルチチップ半導
体装置。
【請求項１５】請求項１〜14に示した内の少なくとも一
種類の構造を有するコネクタ枠を用い、少なくとも一面
に配線パターンを有するフィルムキャリアテープに半導
体チップを電気的に接続したテープキャリアパッケージ
を、上記コネクタ枠を介して複数個積層接続した積層マ
ルチチップ半導体装置であって、上記フィルムキャリア
パッケージのリードを上記コネクタ枠の端部から張り出
させたテープキャリアパッケージを有することを特徴と
する積層マルチチップ半導体装置。
【請求項１６】上記コネクタ枠の端部近傍に位置するフ
ィルムキャリアパッケージのリード幅を上記コネクタ枠
の端子幅と同等かそれ以上に広くしたことを特徴とする
請求項15記載の積層マルチチップ半導体装置。