JP2765571B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JP2765571B2 JP2765571B2 JP8244458A JP24445896A JP2765571B2 JP 2765571 B2 JP2765571 B2 JP 2765571B2 JP 8244458 A JP8244458 A JP 8244458A JP 24445896 A JP24445896 A JP 24445896A JP 2765571 B2 JP2765571 B2 JP 2765571B2
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- H01L2924/0001—Technical content checked by a classifier
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Description
【産業上の利用分野】本発明は従来のＩＣパッケージと
同じ実装面積に対し複数倍のメモリ容量を有する大容量
マルチチップ半導体装置を用いたマルチチップモジュー
ルの構造に関する。
同じ実装面積に対し複数倍のメモリ容量を有する大容量
マルチチップ半導体装置を用いたマルチチップモジュー
ルの構造に関する。
【従来の技術】半導体メモリは、大型コンピュータを始
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。従来、メモリ用途のパッケージは、リードフ
レームのタブ上にチップを搭載し、内部リード先端とチ
ップのボンディングパッドとをワイヤボンディングして
結線し、レジンモールドしてなるプラスチックパッケー
ジが主流である。パッケージ形態はメモリ容量が２５６
Ｋｂｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ
ｉｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であった
が、その後高密度実装の要求が強くなり、実装面積をＤ
ＩＰより小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎ
ｅ Ｊ−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇ
ｚａｇ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってき
ている。ここでＤＩＰとは、パッケージ長辺２方向にリ
ードを２列にはり出し、このリードをパッケージ下方に
折り曲げ形のもので、リードをプリント板のスルーホー
ルに挿入して実装する。またＺＩＰはパッケージ長辺一
方向にリードをはり出させ、このリードを交互に折り曲
げたもので、パッケージを縦形に実装したスルーホール
挿入タイプである。またＳＯＪはパッケージを長辺２方
向にはり出すがリードピッチをＤＩＬの１／２と小さく
し、リードをパッケージ下方に「Ｊ」形に折り曲げてプ
リント板表面に直接に搭載する面実装タイプで、ＤＩＬ
に比べてパッケージの長手方向の縮小とプリント板への
両面実装をねらったものである。従来のパッケージにつ
いて、パッケージ形態とプリント板への実装に関し日経
マイクロデバイス別冊No.１ ｐ７３〜８０及び８７〜
８９について述べられており、ここで、ＤＩＰはパッケ
ージを横形に実装しスルーホールにリード線を挿入する
ことから両面実装が出来ず実装効率はよくない。これに
対し、ＺＩＰは縦形にした分ＤＩＰより高密度実装が可
能である。すなわちＤＩＰのリード列間の寸法がプリン
ト板の３格子ピッチであるのに対し、ＺＩＰでは１格子
ピッチであり、プリント板上での実装密度はＤＩＰのほ
ぼ２倍になる。またＳＯＪは横形実装であるが、リード
ピン配置がプリント板の格子の制約を受けないこと及び
両面実装ができることからＤＩＰの２倍以上の高密度実
装が図れる等の特徴がある。
めパソコン、ワープロ、ワークステーション、ファクシ
ミリ等のＯＡ機器からデジタルＶＴＲ、ＴＶ等の映像機
器に至るまで広範囲に使用されており、今後これらの機
器の発展はさらに進むことからここに使われる半導体メ
モリの需要は加速度的に増大していくと予想される。こ
れと平行して、半導体メモリの製造においてはメモリの
高密度化による１チップ当りのメモリ容量を増加させる
努力が続けられており、チップ内のメモリ容量は３年に
４倍の割合で増大して、現在は１ＭｂｉｔＤＲＡＭが量
産、４ＭｂｉｔＤＲＡＭがサンプル出荷、１６ＭＤＲＡ
Ｍが試作段階にある。しかし、チップの大容量化に対し
ては、基本技術及び製造プロセス上の種々の問題が多
く、特に現在の１Ｍｂｉｔから４Ｍｂｉｔへの移行に対
しては新しいメモリセルの開発、サブミクロン配線技
術、パッケージング技術等の開発に膨大な費用を必要と
している。従来、メモリ用途のパッケージは、リードフ
レームのタブ上にチップを搭載し、内部リード先端とチ
ップのボンディングパッドとをワイヤボンディングして
結線し、レジンモールドしてなるプラスチックパッケー
ジが主流である。パッケージ形態はメモリ容量が２５６
Ｋｂｉｔを境にして、これより以前はＤＩＰ（Ｄｕａｌ
ｉｎ ｌｉｎｅ Ｐａｃｋａｇｅ）が主流であった
が、その後高密度実装の要求が強くなり、実装面積をＤ
ＩＰより小さくしたＳＯＪ（ｓｍａｌｌ ｏｕｔｌｉｎ
ｅ Ｊ−ｌｅａｄ ｐａｃｋａｇｅ）、ＺＩＰ（ｚｉｇ
ｚａｇ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）に移ってき
ている。ここでＤＩＰとは、パッケージ長辺２方向にリ
ードを２列にはり出し、このリードをパッケージ下方に
折り曲げ形のもので、リードをプリント板のスルーホー
ルに挿入して実装する。またＺＩＰはパッケージ長辺一
方向にリードをはり出させ、このリードを交互に折り曲
げたもので、パッケージを縦形に実装したスルーホール
挿入タイプである。またＳＯＪはパッケージを長辺２方
向にはり出すがリードピッチをＤＩＬの１／２と小さく
し、リードをパッケージ下方に「Ｊ」形に折り曲げてプ
リント板表面に直接に搭載する面実装タイプで、ＤＩＬ
に比べてパッケージの長手方向の縮小とプリント板への
両面実装をねらったものである。従来のパッケージにつ
いて、パッケージ形態とプリント板への実装に関し日経
マイクロデバイス別冊No.１ ｐ７３〜８０及び８７〜
８９について述べられており、ここで、ＤＩＰはパッケ
ージを横形に実装しスルーホールにリード線を挿入する
ことから両面実装が出来ず実装効率はよくない。これに
対し、ＺＩＰは縦形にした分ＤＩＰより高密度実装が可
能である。すなわちＤＩＰのリード列間の寸法がプリン
ト板の３格子ピッチであるのに対し、ＺＩＰでは１格子
ピッチであり、プリント板上での実装密度はＤＩＰのほ
ぼ２倍になる。またＳＯＪは横形実装であるが、リード
ピン配置がプリント板の格子の制約を受けないこと及び
両面実装ができることからＤＩＰの２倍以上の高密度実
装が図れる等の特徴がある。
【発明が解決しようとする課題】以上述べたように従来
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。特に、
大容量、高密度実装したパッケージを電子機器等で使用
する場合、その電気的な接続構造を考慮したモジュール
が必要であった。本発明の目的は、上記課題を取り除
き、従来のパッケージと同じ実装面積に対して複数倍の
メモリ容量を有し、電子機器等との電気的な接続を考慮
したマルチチップモジュールを提供することにある。
パッケージでは、大きく３種類が使われているが、どれ
も１パッケージに１チップを組み込んだものでチップ側
の容量が増えないかぎりパッケージ当りのメモリ容量は
増大しないという欠点があった。また、パッケージ形態
の違いによるプリント板への実装密度においても、２倍
程度の差があるのみであり、従来パッケージでは大容
量、高密度実装が難かしいという問題があった。特に、
大容量、高密度実装したパッケージを電子機器等で使用
する場合、その電気的な接続構造を考慮したモジュール
が必要であった。本発明の目的は、上記課題を取り除
き、従来のパッケージと同じ実装面積に対して複数倍の
メモリ容量を有し、電子機器等との電気的な接続を考慮
したマルチチップモジュールを提供することにある。
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体チップと電気的に接続した半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置を樹脂封止してなるマルチ
チップモジュールであって、該マルチチップ半導体装置
の有する最下層もしくは最上層の該半導体モジュールと
対向する該マルチチップモジュールの一面に該マルチチ
ップ半導体装置の有する電極と電気的に接続する外部引
き出し端子を露出させて形成したものである。また、半
導体チップと電気的に接続した半導体モジュールをスペ
ーサを介して複数個積み重ね、該半導体モジュール間を
電気的に接続して複数個の電極を形成したマルチチップ
半導体装置と、該マルチチップ半導体装置を搭載し、該
マルチチップ半導体装置の有する電極と電気的に接続し
た配線基板と、該マルチチップ半導体装置の有する電極
と該配線基板を介して電気的に接続する外部引き出し端
子とを備えたマルチチップモジュールであって、該配線
基板の一辺に該外部引き出し端子を形成し、該外部引き
出し端子を該マルチチップモジュールから露出させて形
成したものである。また、半導体チップと電気的に接続
した半導体モジュールをスペーサを介して複数個積み重
ね、該半導体モジュール間を電気的に接続して複数個の
電極を形成したマルチチップ半導体装置を樹脂封止して
なるマルチチップモジュールであって、該マルチチップ
半導体装置の有する最下層もしくは最上層の該半導体モ
ジュールと対向する該マルチチップモジュールの一面の
端部から該半導体モジュールを積層した方向に延出する
ように該マルチチップ半導体装置の有する電極と電気的
に接続する外部引き出し端子を露出させて形成したもの
である。これらの場合、前記マルチチップ半導体装置
が、前記半導体チップと前記電極とを電気的に接続する
接続パターンのパターン形状を前記半導体モジュール毎
に異ならせて形成し、該異なるパターン形状の接続パタ
ーンと電気的に接続する電極を該異なるパターン形状の
接続パターンと電気的に接続する該半導体チップのチッ
プセレクタ用電極として構成する事が好ましい。もしく
は、前記マルチチップ半導体装置が、前記半導体チップ
と前記電極とを電気的に接続する接続パターンのうち前
記半導体チップ上に形成したパターン形状を該半導体モ
ジュール毎に異ならせて形成し、該半導体チップ上に形
成したパターン形状の異なる接続パターンと電気的に接
続する電極を該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する該半導体チッ
プのチップセレクタ用電極として構成する事が好まし
い。もしくは、前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンの形状を前
記半導体モジュール毎に異ならせて形成する事が好まし
い。もしくは、前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンのうち前記
半導体チップ上に形成したパターン形状を前記半導体モ
ジュール毎に異ならせて形成する事が好ましい。さらに
は、これらの場合、選択対象となる半導体チップを有す
る半導体モジュールの位置まで前記半導体モジュール間
を電気的に接続することにより前記チップセレクタ用電
極を形成する事が好ましい。
成するために、半導体チップと電気的に接続した半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置を樹脂封止してなるマルチ
チップモジュールであって、該マルチチップ半導体装置
の有する最下層もしくは最上層の該半導体モジュールと
対向する該マルチチップモジュールの一面に該マルチチ
ップ半導体装置の有する電極と電気的に接続する外部引
き出し端子を露出させて形成したものである。また、半
導体チップと電気的に接続した半導体モジュールをスペ
ーサを介して複数個積み重ね、該半導体モジュール間を
電気的に接続して複数個の電極を形成したマルチチップ
半導体装置と、該マルチチップ半導体装置を搭載し、該
マルチチップ半導体装置の有する電極と電気的に接続し
た配線基板と、該マルチチップ半導体装置の有する電極
と該配線基板を介して電気的に接続する外部引き出し端
子とを備えたマルチチップモジュールであって、該配線
基板の一辺に該外部引き出し端子を形成し、該外部引き
出し端子を該マルチチップモジュールから露出させて形
成したものである。また、半導体チップと電気的に接続
した半導体モジュールをスペーサを介して複数個積み重
ね、該半導体モジュール間を電気的に接続して複数個の
電極を形成したマルチチップ半導体装置を樹脂封止して
なるマルチチップモジュールであって、該マルチチップ
半導体装置の有する最下層もしくは最上層の該半導体モ
ジュールと対向する該マルチチップモジュールの一面の
端部から該半導体モジュールを積層した方向に延出する
ように該マルチチップ半導体装置の有する電極と電気的
に接続する外部引き出し端子を露出させて形成したもの
である。これらの場合、前記マルチチップ半導体装置
が、前記半導体チップと前記電極とを電気的に接続する
接続パターンのパターン形状を前記半導体モジュール毎
に異ならせて形成し、該異なるパターン形状の接続パタ
ーンと電気的に接続する電極を該異なるパターン形状の
接続パターンと電気的に接続する該半導体チップのチッ
プセレクタ用電極として構成する事が好ましい。もしく
は、前記マルチチップ半導体装置が、前記半導体チップ
と前記電極とを電気的に接続する接続パターンのうち前
記半導体チップ上に形成したパターン形状を該半導体モ
ジュール毎に異ならせて形成し、該半導体チップ上に形
成したパターン形状の異なる接続パターンと電気的に接
続する電極を該半導体チップ上に形成したパターン形状
の異なる接続パターンと電気的に接続する該半導体チッ
プのチップセレクタ用電極として構成する事が好まし
い。もしくは、前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンの形状を前
記半導体モジュール毎に異ならせて形成する事が好まし
い。もしくは、前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンのうち前記
半導体チップ上に形成したパターン形状を前記半導体モ
ジュール毎に異ならせて形成する事が好ましい。さらに
は、これらの場合、選択対象となる半導体チップを有す
る半導体モジュールの位置まで前記半導体モジュール間
を電気的に接続することにより前記チップセレクタ用電
極を形成する事が好ましい。
【作用】これにより、従来のパッケージと同じ実装面積
に対して、複数倍のメモリ容量を有し、電子機器等との
接続対象を考慮したマルチチップモジュールを提供する
ことができる。
に対して、複数倍のメモリ容量を有し、電子機器等との
接続対象を考慮したマルチチップモジュールを提供する
ことができる。
【実施例】以下、本発明の一実施例を図１〜図２２によ
り説明する。まず、図２０から図２２に示すような本発
明のマルチチップモジュールを説明する前に、その一構
成要素であるマルチチップ半導体装置１２０の一例を図
１から図１９を用いて説明する。ここで、マルチチップ
モジュールとは、複数の半導体モジュールを積層して形
成したマルチチップ半導体装置に対して、その外部接続
端子となる構造を付加したものである。図１は４個のフ
ィルムキャリア半導体モジュール２８ａ〜２８ｄを積み
重ね電気的に接続したマルチチップ半導体装置の断面図
である。図２は、図１に示すマルチチップ半導体装置を
マザーボードに実装した状態での下から第１段目及び第
２段目のフィルムキャリア半導体モジュールの接続部を
拡大した断面図である。図３は、図１に示すマルチチッ
プ半導体装置の下から２段目のフィルムキャリア半導体
モジュール２８ｂの平面図である。図４〜図６はチップ
選択端子部の詳細を示す斜視図で、図４は下から第２段
目、図５は下から第１段目のフィルムキャリア半導体モ
ジュール、図６はマザーボードである。図７は、半導体
チップを４個積み重ねたマルチチップ半導体装置の各半
導体チップの電気的接続状態を示す回路ブロック図であ
る。まず、図１〜図７において、本発明になるマルチチ
ップ半導体装置の構成を説明する。なお、各図において
同一符号は同一内容を示している。図１及び図２におい
て、半導体チップ２ａにはバンプ４ａが形成されてお
り、バンプ４ａとフィルムキャリアテープ６ａはリード
部の一部であるインナーリード部１０ａで電気的に接続
され、またリード部の一部であるアウターリード部１２
ａは半導体チップ２ａの外側に張り出してスペーサ２０
aと接続されている。スペーサ２０ａは、枠状に形成さ
れており（以下、枠状に形成したスペーサを枠状スペー
サと呼ぶ。）、フィルムキャリア半導体モジュール間を
電気的に接続するため、表面パターン２２ａ、裏面パタ
ーン２４ａ、表面パターン２２ａと裏面パターン２４ａ
とを電気的に接続するスルーホール２６ａが形成されて
いる。また、その表面パターン２２ａと前記アウターリ
ード１２ａは第１接続層１６ａによって電気的に接続さ
れている。これによって、半導体チップ２aから裏面パ
ターン２４aまでは、電気的に接続された状態となる。
なお、半導体チップ２ａの上面及びインナリード部１０
ａを含む半導体チップ２ａの側部には保護コート樹脂１
４ａがコートしてある。以上のような構成が、フィルム
キャリア半導体モジュール２８ａの基本構造となる。上
記において図１の最下段のフィルムキャリア半導体モジ
ュール２８ａの構成について説明したが、下から第２段
目、第３段目、第４段目もほぼ同様の構成である。以降
各図において最下段のフィルムキャリア半導体モジュー
ルには前記のように符号の後に「ａ」を、また第２段目
には「ｂ」を、第３段目には「ｃ」を、第４段目には
「ｄ」をつけて表示する。このフィルムキャリア半導体
モジュール間については、第１段目のフィルムキャリア
半導体モジュール２８ａの表面パターン２２aと第２段
目のフィルムキャリア半導体モジュール２８ｂの裏面パ
ターン２４bとを第２接続層１８ｂを介して電気的に接
続する。その他のフィルムキャリア半導体モジュール間
も同様に接続する。また、マザーボード３０の上面に形
成された配線パターン３２とは、最下段フィルムキャリ
ア半導体モジュール２８ａの裏面パターン２４aとは第
３接続層３４を介して電気的に接続する。このように複
数のフィルムキャリア半導体モジュールを積層したマル
チチップ半導体装置においては、マザーボードからの信
号の供給を受ける、例えば、スペーサ２０a〜dの有する
裏面パターン２４a〜d、スルーホール２６a〜d、表面パ
ターン２２a〜dと、スペーサ間を接続する第１の接続層
１６a〜d、第２の接続層１８a〜d等が、マルチチップ半
導体装置の電極となる。また、この電極と半導体チップ
とを接続する、例えば、バンプ４a〜d、インナーリード
１０a〜d、アウターリード１２a〜d、表面パターン２２
a〜d等がマルチチップ半導体装置を構成するフィルムキ
ャリア半導体モジュールの接続パターンとなる。すなわ
ち、フィルムキャリア半導体モジュール間を電気的に接
続し、マザーボード３０等の配線パターン３２と電気的
に接続するものが電極となり、この電極と接続した半導
体チップまでの配線が接続パターンとなる。次に、フィ
ルムキャリア半導体モジュールの有する配線等の詳細を
図３等を用いて更に説明すると、図３において、前述の
アウターリード部１２aとインナーリード部１０a を含
む複数本のリード部は、１本のチップ選択リード線４０
ｂと、それ以外の複数本の共通リード線４２ｂとに区分
けすることができ、それぞれ半導体チップ２aと枠状ス
ペーサ２０aに形成された表面パターンとを接続してい
る。このチップ選択リード線４０は、マザーボードから
送られる読み込み・書き込み動作を許可する信号を半導
体チップ２aに供給するものである。そのためチップ選
択リード線４０は、前述の電極のうちで各フィルムキャ
リア半導体モジュールに固有となるチップセレクタ用電
極と接続している。次に、各フィルムキャリア半導体モ
ジュールに固有となるような、チップセレクタ用電極
と、該チップセレクタ用電極と半導体チップとを接続す
る接続パターンとの一例を図４〜図６を用いて説明す
る。図４から分かるように、共通リード線４２bは、表
面パターンである共通端子パターン４６ｂと接続してい
る。また、チップ選択リード線４０ｂは、チップ選択端
子パターン４４ｂ、チップ選択専用パターン５０ｂ、チ
ップ選択端子パターン４４ｂとチップ選択専用パターン
５０ｂとを接続するパターン４８ｂとからなる表面パタ
ーンと接続している。この場合、共通端子パターン４６
bと、裏面パターン５２bとは、スルーホール５８bを介
して電気的に接続され、同様に、チップ選択専用パター
ン５０bと裏面パターン５６bとはスルーホール６０bを
介して電気的に接続されている。また、チップ選択端子
パターン４４bと裏面パターン５４bとの間にはスルーホ
ールは形成されていない。これに対して、図５は、チッ
プ選択端子パターン４４ａと裏面パターン５４ａとがス
ルーホール６２ａによって電気的に接続した点、チップ
選択端子４４ａとチップ選択専用パターン５０ａとが電
気的に絶縁した点を除き、その他は図４と同じ構成とな
っている。図６は、マザーボードの配線パターンを示し
たものであり、図においてマザーボード３０の上面には
チップ選択端子パターン６４、チップ選択専用パターン
６６、共通端子パターン６８が形成されており、それぞ
れの端子パターンにはライン７０、７２、７４がつなが
っている。マルチチップ半導体装置では、図６に示すマ
ザーボード上に、図５に示すフィルムキャリア半導体モ
ジュール、図４に示すフィルムキャリア半導体モジュー
ルを順に積層して構成する。従って、マザーボード上の
チップ選択端子パターン６４、これと接続するフィルム
キャリア半導体モジュールの裏面パターン５４a、スル
ーホール６２a、チップ選択端子パターン４４aが、チッ
プ選択リード線４０aと接続する半導体チップ２a固有の
チップセレクタ電極となる。また、チップ選択端子パタ
ーン４４a、チップ選択リード線４０aが、チップセレク
タ電極と半導体チップ２aとを電気的に接続する接続パ
ターンとなる。同様に、マザーボード上のチップ選択端
子パターン６６、これと接続する裏面パターン５６a、
スルーホール６０a、チップ選択専用パターン５０a、こ
れと接続する裏面パターン５６b、スルーホール６０b、
チップ選択専用パターン５０bが、チップ選択リード線
４０bと接続する半導体チップ２b固有のチップセレクタ
電極となる。また、チップ選択端子パターン４４b、チ
ップ選択リード線４０bが、チップセレクタ電極と半導
体チップ２bとを電気的に接続する接続パターンとな
る。また、マザーボード上の共通端子パターン６６、こ
れと接続する裏面パターン５２a、スルーホール５８a、
共通端子パターン４６a、これと接続する裏面パターン
５２b、スルーホール５８b、共通端子パターン４６b
が、それぞれの接続パターンである共通リード線４２
a、bを介して半導体チップ２a、bに電気的に接続し、各
フィルムキャリア半導体モジュールに共通な電極とな
る。このように、それぞれのチップセレクタ電極と接続
する接続パターンの形状を異ならせることにより、その
異なる形状の接続パターンと接続するチップセレクタ電
極を各半導体モジュールに固有なものとして形成するこ
とができる。また、フィルムキャリア半導体モジュール
を積層することで電極を形成するので、その電極は容易
に形成することができる。すなわち、それぞれのチップ
セレクタ電極と接続する接続パターンの形状を異ならせ
ることにより、電極の形成が容易な上、チップセレクタ
電極を各半導体モジュールに固有なものとして形成する
ことができる。また、各フィルムキャリア半導体モジュ
ールのチップセレクタ用電極を形成する場合に、チップ
セレクタ用電極が、該当するフィルムキャリア半導体モ
ジュールより上層に積層したフィルムキャリア半導体モ
ジュールに対して電気的に接続されないように構成する
ことにより、チップセレクタ用電極を各半導体モジュー
ルに固有なものとして形成することができる。このよう
にマルチチップ半導体装置を構成すれば、その電気的接
続状態を示す回路ブロック図は図７のようになる。ここ
で、マルチチップ半導体装置における半導体メモリチッ
プへの情報の記憶（データ入力）及び記憶されている情
報の読み出し（データ出力）法について説明する。図に
おいて半導体チップ２ａ、２ｂ、２ｃ、２ｄにはアドレ
ス端子８０、データ入出力端子８２、ライトイネーブル
端子８４、アウトイネーブル端子８６、電源端子８８、
グランド端子９０、チップ選択端子９２ａ、９２ｂ、９
２ｃ、９２ｄが電気的につながっている。これらの端子
のうち、チップ選択端子９２ａ〜９２ｄはそれぞれの半
導体チップ２ａ〜２ｄに独立して接続されているが、そ
の他の端子は半導体チップ２ａ〜２ｄに共通に接続され
ている。情報の入出力は、チップ内に設定された番地単
位で行われる。ある番地への情報の書き込みは、番地を
指定するアドレス信号、書き込みを許可するライトイネ
ーブル信号、記憶するデータを含むデータ信号が必要で
ある。ところが、情報量が多くなり１個のチップでは情
報を収容しきれなくなると、複数個のチップを使う必要
が生ずる。図７はチップ４個についての一例を示すもの
で、例えば１チップに１００個の番地が設定できるとす
れば、各チップ共０〜９９番地を設定しておく。このよ
うにして今、半導体チップ２ａの９９番地へあるデータ
を書き込む動作を例にとれば、アドレス端子８８には
「９９番地」を示す信号を、データ入出力端子８２には
書き込むためのデータ信号を、ライトイネーブル端子８
４に書き込み許可信号を印加し、同時に半導体チップ２
ａにつながるチップ選択端子９２aにチップ選択用の信
号を送ることにより、アドレス信号、データ信号、ライ
トイネーブル信号は４個の半導体チップ２ａ〜２ｄのう
ち半導体チップ２ａのみ有効となり、他の半導体チップ
２ｂ〜２ｄには作用しない。すなわち、半導体チップ２
aの９９番地には必要なデータが書き込まれるが、他の
３個の非選択半導体チップの９９番地は変化ないことに
なる。同様に、データの読み出しについては、読み出し
許可信号用のアウトイネーブル信号が作用して、その他
は書き込みと同じ接続状態でデータ入出力端子８２に半
導体チップ２ａの９９番地に記憶されているデータが出
力されることになる。なお、図７において、アドレス端
子８０及びデータ入出力端子８２は一本のラインで示し
てあるが、実際の配線では複数本で構成されている。こ
れに対しライトイネーブル端子８４、アウトイネーブル
端子８６、電源端子８８、グランド端子９０及びチップ
選択端子９２ａ〜９２ｄは実際の配線ではそれぞれ各１
本の場合が多い。次に、これまで説明したマルチチップ
半導体装置の動作を説明する。図１〜図２において半導
体チップ２ａは内部に記憶素子を集積化したメモリ用半
導体チップであり、マザーボード３０から供給される信
号に応じてデータの書き込み及び読み出しを行うもので
ある。データの書き込み及び読み出し時の電気信号の流
れは、まずマザーボード３０の配線パターン３２に外部
から信号が供給され、第３接続層３４、スペーサ２０ａ
の裏面パターン２４ａ、スルーホール２６ａ、表面パタ
ーン２２ａ、第１接続層１６ａを経てフィルムキャリア
６ａのアウターリード部１２ａ、インナリード部１０
ａ、バンプ４ａを通って第１段目の半導体チップ２a内
の素子に供給される。同様に第２段目の半導体チップ２
ｂ及び第３段目、第４段目の半導体チップ２ｃ、２ｄに
も同時に信号が供給される。ここで、図４に示す、チッ
プ選択リード線４０ｂは図７に示すチップ選択端子９２
ａに相当し、各半導体チップに独立に接続されるが、そ
れ以外の複数本の共通リード線４２ｂは同じく図７のア
ドレス端子８０、データ入出力端子８２、ライトイネー
ブル端子８４、アウトイネーブル端子８６、電源端子８
８、グランド端子９０に相当しており、各端子に共通し
て接続されている。すなわち、図４〜図６に示すよう
に、共通端子に供給される信号はマザーボード３０の共
通端子パターン６８を経てスペーサ２０ａの裏面パター
ン５２ａ、スルーホール５８ａ、表面パターン４６ａ、
共通リード線４２ａを経て第１段目の半導体チップ２ａ
に供給され、さらに第２段目のスペーサ２０ｂの裏面パ
ターン５２ｂから共通リード線４２に供給されて、前述
したように各チップに同時に供給される。これに対して
チップ選択端子パターン６４に供給されるチップ選択信
号は、スペーサ２０ａの裏面パターン５４ａ、スルーホ
ール６２ａ、表面パターン４４ａ、チップ選択リード線
４０ａを経て第１段目の半導体チップ２ａに供給される
が、スペーサ２０ｂの裏面パターン５４ｂと表面パター
ン４４ｂは電気的に接続されていないため、第２段目の
半導体チップ２bには供給されない。同様にマザーボー
ド３０のチップ選択端子パターン６６に供給されるチッ
プ選択用信号は第１段目の半導体チップ２ａには供給さ
れず、第２段目の半導体チップ２bのみに選択的に供給
することができる。なお、第２段目以上のチップについ
ても各段のスペーサに同様の回路パターンを設けること
によって、独立してチップ選択が行える。これにより、
チップセレクタ用電極を用いて所望の半導体チップを動
作させることができ、積層したフィルムキャリア半導体
モジュールに対して誤動作なくデータの書き込み・読み
出しを実現することができる。次にマルチチップ半導体
装置に用いられるその他のスペーサ形状について説明す
る。これまでは、図３に示すように外形が矩形のスペー
サについて説明したが、図８に示すようなフィルムキャ
リアのリード線配置の２面のみにスペーサを有する構造
も可能である。すなわち、図８に示すように対向して配
置した第一、第二のスペーサ２０b1、２０b2を有する構
造によっても、フィルムキャリアテープ半導体モジュー
ルを積層することができる。また、図１おいて第１段目
から第４段目までの枠状スペーサを半導体チップの表裏
両面位置にスペーサ部材を有しない構造として、全て同
じ形状にしているが、第１段目のスペーサを図９に示す
ように半導体チップ２ａの下面にもスペーサ部材９６ａ
を介在させたスペーサ６４ａとし、そのスペーサ部材の
マザーボードと接続する任意の面に任意形状の配線パタ
ーン９８ａを形成した構造とすることもできる。すなわ
ち、マザーボードの標準化された接続パターンと合致す
るパターン配置を任意に形成できる構造である。また、
これまでは、スペーサに表裏パターンを形成し、スルー
ホールによってこの表裏パターンを電気的に接続する構
造について説明したが、表裏パターンの導通を図る接続
用パターンとしては、フィルムキャリアのアウターリー
ドをスペーサ表面、側面を経由して裏面に折り曲げた構
造あるいは、折り曲げた表裏導通リード線を用いた構造
であっても良い。図１０にこの一例としてアウターリー
ドを折り曲げて形成した接続用パターンを示す。この場
合、これまでの表面パターン、裏面パターン、スルーホ
ールは不要となる。図１０は、フィルムキャリア半導体
モジュールのスペーサとアウターリードの接合部を示す
断面図で、スペーサ２０ａには表面パターン１００ａ、
裏面パターン２４ａが形成されている。折り曲げられた
アウターリード１２ａの先端と裏面パターン２４ａは下
面接続層１０４ａによって固定される。以上の構造にお
いて、アウターリード１２ａをスペーサ２０ａの上面を
通り、折り曲げによってスペーサ２０ａの側面、さらに
下面に伸延させて、裏面パターン２４ａに接合しスペー
サの表裏導通をはかっている。次に、マルチチップ半導
体装置に用いられるその他のチップセレクタ用電極を図
１１から図１３に示す。図１１〜図１３は図４〜図６と
同じ位置を示したもので、同一符号は同一内容を示して
いる。ただし、共通端子パターンについては省略してい
る。この特徴は、チップセレクタ用電極と半導体チップ
とを接続する接続パターンを半導体チップ上で異ならせ
て形成した点であり、また、スペーサ２０ｂに形成され
る表裏パターン及び表裏パターンを接続するスルーホー
ル導通パターンをスペーサ２０ａと同じ構造で形成した
点である。このように、フィルムキャリアのアウターリ
ード形状を４０ａと４０ｂとに示すように異なる配置に
することによって、それぞれのチップセレクタ電極を介
して該当する半導体チップを独立に選択できる構造とな
っている。図１０にて説明したアウターリード線折り曲
げ方式はこの構造を適用することにより、容易に目的を
達成することができる。さらに、マルチチップ半導体装
置に用いられるその他のチップセレクタ用電極を図１４
〜図１６に示す。これもチップセレクタ用電極と半導体
チップとを接続する接続パターンの形状を半導体チップ
上で異ならせて形成しているが、スペーサ２０ａと２０
ｂとを同じ構造とし、フィルムキャリアのアウターリー
ド４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構造とし
た点が異なっている。すなわち、図１４及び図１５では
チップ選択パッド１０２ｂ、１０２ａ、パッド接続ライ
ン１０４ｂ、１０４ａ及びチップ選択予備パッド１０６
ｂ、１０８ｂ、１０６ａ、１０８ａを形成し、第１段目
の半導体チップ２ａではチップ選択パッド１０２ａとチ
ップ選択予備パッド１０６ａとをパッド接続ライン１０
４ａにより接続詞、チップ選択予備パッド１０８ａはチ
ップ選択パッド１０２ａと絶縁している。また、第２段
目の半導体チップ２ｂではチップ選択パッド１０２ｂと
チップ選択予備パッド１０８ｂとを接続し、チップ選択
予備パッド１０６ｂとは絶縁している。このような構成
によってもマザーボード３０のチップ選択端子６４に信
号が印加された時は半導体チップ２ａが独立に選択で
き、チップ選択端子６６への信号印加に対しては半導体
チップ２ｂが独立に選択できる。次にマルチチップ半導
体装置に用いられるその他のスペーサ形状を図１７に示
す。図１７は、半導体チップ２とバンプ４を介して接続
したリード部が、スペーサ１１０に形成されたスルーホ
ールを電気的に接続するように伸延したものである。す
なわち、表面パターンを形成しない例である。このリー
ド付スペーサ１１０の形成には基材の片面にのみパター
ン用導電材の固着された基板に半導体チップ２がはまり
込む孔を打ち抜いた後、他面にリードパターン形成用の
導電材を前記孔部分を含めて貼り付け、この後は印刷配
線板の製造プロセスを使って図１７に示すような基材の
一端にリードパターンを張り出させたリード付スペーサ
１１０を形成する。リード付スペーサ１１０と半導体チ
ップ２の接合は金−金、金−すず等の既に知られている
インナリードボンディングの方法を用いる。本リード付
スペーサを用いたフィルムキャリア半導体モジュールの
積み重ねにおいては、図２に示す第１接続部１６ａが不
要であり、組み立て工程上非常に有利となる。なお、前
記スペーサにマザーボードと同質の材料を用いることに
よって、マザーボードへの実装後の接続信頼性を大巾に
向上させることができる。次にマルチチップ半導体装置
の製造方法について説明する。製造工程の概略を図１８
に示す。図１、図２及び図１８において、まず、パター
ニングしたフィルムキャリアテープのインナリード１０
ａと半導体チップ２ａの表面に形成したバンプ４ａを位
置合わせし、インナリード部のボンディングを行なう。
このボンディング法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄ Ｂｏｎｄｉｎｇ）のインナリードボンディン
グとして一般的に知られている方法である。次いでボン
ディング面とチップ選択端子表面及び側面に保護コート
を施す。この時点で半導体チップ２ａ及びボンディング
部の検査を行い良否の区分けを行う。次いでフィルムキ
ャリアテープからフィルムキャリアモジュール６ａを切
り出す。これと並行して複数個のスペーサを同時形成し
たプリント配線板から１個のスペーサを外形切断して取
り出し、前記フィルムキャリアモジュール６ａと位置合
わせを行って、第１接続を行い、第１接続層１６を形成
する。これで、図１に示すフィルムキャリア半導体モジ
ュールの単体ができる。次いでフィルムキャリア半導体
モジュール４個を位置合わせ治具に設置した後、各フィ
ルムキャリア半導体モジュールの裏面パターン２４とア
ウターリード１２を接触させて端子部のみを溶融はんだ
槽に浸積して、第２接続を行う。この後、マザーボード
への接続部を残して樹脂コートを行う。この工程図にお
いて、外形切断前のフィルムキャリアテープに外形切断
したスペーサを第１接続した後、フィルムキャリアテー
プを切断する方法、さらに外形切断前のスペーサプリン
ト配線板に外形切断したフィルムキャリアモジュールを
第１接続する方法も可能である。また、本実施例におけ
る第１接続は、スルーホールの端子部に予め付着させて
おいたＳｎ−Ｐｂ系はんだを用いたはんだを熱圧着ヘッ
ドで加熱溶融してボンディングするはんだリフロー法を
採用したが、Ａｕ−Ａｕ熱圧着 Ａｕ−Ｓｎボンディン
グ、導電ペーストを用いた接続法等ももちろん適用でき
る。マルチチップ半導体装置の製造方法のその他の例に
ついて、図１９で説明する。図１９は製造工程の概略を
示すもので、特に図１７に示すリード付スペーサを用い
たマルチチップ半導体装置の製造方法について示してい
る。まず、パターニングしたリード付スペーサのインナ
リードと半導体チップのバンプを接続する。この状態
が、図１７に示す構造である。次にチップ表面の保護コ
ート及びボンディング部を含めたチップ全体の検査を行
い良否の区分けを行って、良品のみ外形切断を行う。こ
の後は前記図１８の説明と同じ方法によって積み重ね、
位置合わせ、第２接続、性能検査、樹脂コートを行って
マルチチップ半導体装置が完成する。次に、これまで説
明してきたマルチチップ半導体装置に外部接続端子を付
加した本発明のマルチチップモジュールの一例について
説明する。図２０は内部にマルチチップ半導体装置１２
０を包含したマルチチップモジュール１２２であり、端
子１２４（外部引き出し端子）がモジュールの一面に配
置されている。モジュールは端子１２４（外部引き出し
端子）を除く全面に樹脂コート１２６を施してモジュー
ル外形を形成している。端子１２４（外部引き出し端
子）は表面にＡｕめっき処理を施してある。本構成のマ
ルチチップモジュールを端子（１２４外部引き出し端
子）と相対する端子を有するマザーボードに押しつけ保
持することにより、電子機器の記憶装置としたものであ
る。すなわち、図２０では、半導体チップと電気的に接
続した半導体モジュールをスペーサを介して複数個積み
重ね、該半導体モジュール間を電気的に接続して複数個
の電極を形成したマルチチップ半導体装置を樹脂封止し
て形成したマルチチップモジュールであり、該マルチチ
ップ半導体装置の有する最下層もしくは最上層の該半導
体モジュールと対向する該マルチチップモジュールの一
面に該マルチチップ半導体装置の有する電極と電気的に
接続する外部引き出し端子を露出させて形成している。
図２１は他のマルチチップモジュールを示すもので、内
部にマルチチップ半導体装置１２０を包含したマルチチ
ップモジュール１２８であり、マルチチップ半導体装置
１２０は、モジュール内部で配線基板１３０に電気的に
接続され、各信号端子は配線基板１３０の一端にコネク
ター端子１３２（外部引き出し端子）として取り出され
ている。すなわち、図２１では、半導体チップと電気的
に接続した半導体モジュールをスペーサを介して複数個
積み重ね、該半導体モジュール間を電気的に接続して複
数個の電極を形成したマルチチップ半導体装置と、該マ
ルチチップ半導体装置を搭載し、該マルチチップ半導体
装置の有する電極と電気的に接続した配線基板と、該マ
ルチチップ半導体装置の有する電極と該配線基板を介し
て電気的に接続する外部引き出し端子とを備えたマルチ
チップモジュールであり、該配線基板の一辺に該外部引
き出し端子を形成し、該外部引き出し端子を該マルチチ
ップモジュールから露出させて形成している。図２２
は、さらに別のマルチチップモジュールを示す。これ
は、コネクター端子１３２（外部引き出し端子）をモジ
ュール１３４の下方２個所に取りだしたもので、多数個
のマルチチップ半導体装置を積み重ねたもの、あるいは
多端子を有する半導体チップに対して有利な構造であ
る。すなわち、図２２は、半導体チップと電気的に接続
した半導体モジュールをスペーサを介して複数個積み重
ね、該半導体モジュール間を電気的に接続して複数個の
電極を形成したマルチチップ半導体装置を樹脂封止して
なるマルチチップモジュールであり、該マルチチップ半
導体装置の有する最下層もしくは最上層の該半導体モジ
ュールと対向する該マルチチップモジュールの一面の端
部から該半導体モジュールを積層した方向に延出するよ
うに該マルチチップ半導体装置の有する電極と電気的に
接続する外部引き出し端子を露出させて形成している。
以上のように、本マルチチップモジュールでは搭載され
るマルチチップ半導体装置が複数個の半導体チップによ
って形成されていることから、従来のモジュールとほぼ
同じ実装面積に対して複数倍の記憶容量を有する構造で
あり、小形で大容量のメモリを要求される携帯用電子機
器に非常に有効である。
り説明する。まず、図２０から図２２に示すような本発
明のマルチチップモジュールを説明する前に、その一構
成要素であるマルチチップ半導体装置１２０の一例を図
１から図１９を用いて説明する。ここで、マルチチップ
モジュールとは、複数の半導体モジュールを積層して形
成したマルチチップ半導体装置に対して、その外部接続
端子となる構造を付加したものである。図１は４個のフ
ィルムキャリア半導体モジュール２８ａ〜２８ｄを積み
重ね電気的に接続したマルチチップ半導体装置の断面図
である。図２は、図１に示すマルチチップ半導体装置を
マザーボードに実装した状態での下から第１段目及び第
２段目のフィルムキャリア半導体モジュールの接続部を
拡大した断面図である。図３は、図１に示すマルチチッ
プ半導体装置の下から２段目のフィルムキャリア半導体
モジュール２８ｂの平面図である。図４〜図６はチップ
選択端子部の詳細を示す斜視図で、図４は下から第２段
目、図５は下から第１段目のフィルムキャリア半導体モ
ジュール、図６はマザーボードである。図７は、半導体
チップを４個積み重ねたマルチチップ半導体装置の各半
導体チップの電気的接続状態を示す回路ブロック図であ
る。まず、図１〜図７において、本発明になるマルチチ
ップ半導体装置の構成を説明する。なお、各図において
同一符号は同一内容を示している。図１及び図２におい
て、半導体チップ２ａにはバンプ４ａが形成されてお
り、バンプ４ａとフィルムキャリアテープ６ａはリード
部の一部であるインナーリード部１０ａで電気的に接続
され、またリード部の一部であるアウターリード部１２
ａは半導体チップ２ａの外側に張り出してスペーサ２０
aと接続されている。スペーサ２０ａは、枠状に形成さ
れており（以下、枠状に形成したスペーサを枠状スペー
サと呼ぶ。）、フィルムキャリア半導体モジュール間を
電気的に接続するため、表面パターン２２ａ、裏面パタ
ーン２４ａ、表面パターン２２ａと裏面パターン２４ａ
とを電気的に接続するスルーホール２６ａが形成されて
いる。また、その表面パターン２２ａと前記アウターリ
ード１２ａは第１接続層１６ａによって電気的に接続さ
れている。これによって、半導体チップ２aから裏面パ
ターン２４aまでは、電気的に接続された状態となる。
なお、半導体チップ２ａの上面及びインナリード部１０
ａを含む半導体チップ２ａの側部には保護コート樹脂１
４ａがコートしてある。以上のような構成が、フィルム
キャリア半導体モジュール２８ａの基本構造となる。上
記において図１の最下段のフィルムキャリア半導体モジ
ュール２８ａの構成について説明したが、下から第２段
目、第３段目、第４段目もほぼ同様の構成である。以降
各図において最下段のフィルムキャリア半導体モジュー
ルには前記のように符号の後に「ａ」を、また第２段目
には「ｂ」を、第３段目には「ｃ」を、第４段目には
「ｄ」をつけて表示する。このフィルムキャリア半導体
モジュール間については、第１段目のフィルムキャリア
半導体モジュール２８ａの表面パターン２２aと第２段
目のフィルムキャリア半導体モジュール２８ｂの裏面パ
ターン２４bとを第２接続層１８ｂを介して電気的に接
続する。その他のフィルムキャリア半導体モジュール間
も同様に接続する。また、マザーボード３０の上面に形
成された配線パターン３２とは、最下段フィルムキャリ
ア半導体モジュール２８ａの裏面パターン２４aとは第
３接続層３４を介して電気的に接続する。このように複
数のフィルムキャリア半導体モジュールを積層したマル
チチップ半導体装置においては、マザーボードからの信
号の供給を受ける、例えば、スペーサ２０a〜dの有する
裏面パターン２４a〜d、スルーホール２６a〜d、表面パ
ターン２２a〜dと、スペーサ間を接続する第１の接続層
１６a〜d、第２の接続層１８a〜d等が、マルチチップ半
導体装置の電極となる。また、この電極と半導体チップ
とを接続する、例えば、バンプ４a〜d、インナーリード
１０a〜d、アウターリード１２a〜d、表面パターン２２
a〜d等がマルチチップ半導体装置を構成するフィルムキ
ャリア半導体モジュールの接続パターンとなる。すなわ
ち、フィルムキャリア半導体モジュール間を電気的に接
続し、マザーボード３０等の配線パターン３２と電気的
に接続するものが電極となり、この電極と接続した半導
体チップまでの配線が接続パターンとなる。次に、フィ
ルムキャリア半導体モジュールの有する配線等の詳細を
図３等を用いて更に説明すると、図３において、前述の
アウターリード部１２aとインナーリード部１０a を含
む複数本のリード部は、１本のチップ選択リード線４０
ｂと、それ以外の複数本の共通リード線４２ｂとに区分
けすることができ、それぞれ半導体チップ２aと枠状ス
ペーサ２０aに形成された表面パターンとを接続してい
る。このチップ選択リード線４０は、マザーボードから
送られる読み込み・書き込み動作を許可する信号を半導
体チップ２aに供給するものである。そのためチップ選
択リード線４０は、前述の電極のうちで各フィルムキャ
リア半導体モジュールに固有となるチップセレクタ用電
極と接続している。次に、各フィルムキャリア半導体モ
ジュールに固有となるような、チップセレクタ用電極
と、該チップセレクタ用電極と半導体チップとを接続す
る接続パターンとの一例を図４〜図６を用いて説明す
る。図４から分かるように、共通リード線４２bは、表
面パターンである共通端子パターン４６ｂと接続してい
る。また、チップ選択リード線４０ｂは、チップ選択端
子パターン４４ｂ、チップ選択専用パターン５０ｂ、チ
ップ選択端子パターン４４ｂとチップ選択専用パターン
５０ｂとを接続するパターン４８ｂとからなる表面パタ
ーンと接続している。この場合、共通端子パターン４６
bと、裏面パターン５２bとは、スルーホール５８bを介
して電気的に接続され、同様に、チップ選択専用パター
ン５０bと裏面パターン５６bとはスルーホール６０bを
介して電気的に接続されている。また、チップ選択端子
パターン４４bと裏面パターン５４bとの間にはスルーホ
ールは形成されていない。これに対して、図５は、チッ
プ選択端子パターン４４ａと裏面パターン５４ａとがス
ルーホール６２ａによって電気的に接続した点、チップ
選択端子４４ａとチップ選択専用パターン５０ａとが電
気的に絶縁した点を除き、その他は図４と同じ構成とな
っている。図６は、マザーボードの配線パターンを示し
たものであり、図においてマザーボード３０の上面には
チップ選択端子パターン６４、チップ選択専用パターン
６６、共通端子パターン６８が形成されており、それぞ
れの端子パターンにはライン７０、７２、７４がつなが
っている。マルチチップ半導体装置では、図６に示すマ
ザーボード上に、図５に示すフィルムキャリア半導体モ
ジュール、図４に示すフィルムキャリア半導体モジュー
ルを順に積層して構成する。従って、マザーボード上の
チップ選択端子パターン６４、これと接続するフィルム
キャリア半導体モジュールの裏面パターン５４a、スル
ーホール６２a、チップ選択端子パターン４４aが、チッ
プ選択リード線４０aと接続する半導体チップ２a固有の
チップセレクタ電極となる。また、チップ選択端子パタ
ーン４４a、チップ選択リード線４０aが、チップセレク
タ電極と半導体チップ２aとを電気的に接続する接続パ
ターンとなる。同様に、マザーボード上のチップ選択端
子パターン６６、これと接続する裏面パターン５６a、
スルーホール６０a、チップ選択専用パターン５０a、こ
れと接続する裏面パターン５６b、スルーホール６０b、
チップ選択専用パターン５０bが、チップ選択リード線
４０bと接続する半導体チップ２b固有のチップセレクタ
電極となる。また、チップ選択端子パターン４４b、チ
ップ選択リード線４０bが、チップセレクタ電極と半導
体チップ２bとを電気的に接続する接続パターンとな
る。また、マザーボード上の共通端子パターン６６、こ
れと接続する裏面パターン５２a、スルーホール５８a、
共通端子パターン４６a、これと接続する裏面パターン
５２b、スルーホール５８b、共通端子パターン４６b
が、それぞれの接続パターンである共通リード線４２
a、bを介して半導体チップ２a、bに電気的に接続し、各
フィルムキャリア半導体モジュールに共通な電極とな
る。このように、それぞれのチップセレクタ電極と接続
する接続パターンの形状を異ならせることにより、その
異なる形状の接続パターンと接続するチップセレクタ電
極を各半導体モジュールに固有なものとして形成するこ
とができる。また、フィルムキャリア半導体モジュール
を積層することで電極を形成するので、その電極は容易
に形成することができる。すなわち、それぞれのチップ
セレクタ電極と接続する接続パターンの形状を異ならせ
ることにより、電極の形成が容易な上、チップセレクタ
電極を各半導体モジュールに固有なものとして形成する
ことができる。また、各フィルムキャリア半導体モジュ
ールのチップセレクタ用電極を形成する場合に、チップ
セレクタ用電極が、該当するフィルムキャリア半導体モ
ジュールより上層に積層したフィルムキャリア半導体モ
ジュールに対して電気的に接続されないように構成する
ことにより、チップセレクタ用電極を各半導体モジュー
ルに固有なものとして形成することができる。このよう
にマルチチップ半導体装置を構成すれば、その電気的接
続状態を示す回路ブロック図は図７のようになる。ここ
で、マルチチップ半導体装置における半導体メモリチッ
プへの情報の記憶（データ入力）及び記憶されている情
報の読み出し（データ出力）法について説明する。図に
おいて半導体チップ２ａ、２ｂ、２ｃ、２ｄにはアドレ
ス端子８０、データ入出力端子８２、ライトイネーブル
端子８４、アウトイネーブル端子８６、電源端子８８、
グランド端子９０、チップ選択端子９２ａ、９２ｂ、９
２ｃ、９２ｄが電気的につながっている。これらの端子
のうち、チップ選択端子９２ａ〜９２ｄはそれぞれの半
導体チップ２ａ〜２ｄに独立して接続されているが、そ
の他の端子は半導体チップ２ａ〜２ｄに共通に接続され
ている。情報の入出力は、チップ内に設定された番地単
位で行われる。ある番地への情報の書き込みは、番地を
指定するアドレス信号、書き込みを許可するライトイネ
ーブル信号、記憶するデータを含むデータ信号が必要で
ある。ところが、情報量が多くなり１個のチップでは情
報を収容しきれなくなると、複数個のチップを使う必要
が生ずる。図７はチップ４個についての一例を示すもの
で、例えば１チップに１００個の番地が設定できるとす
れば、各チップ共０〜９９番地を設定しておく。このよ
うにして今、半導体チップ２ａの９９番地へあるデータ
を書き込む動作を例にとれば、アドレス端子８８には
「９９番地」を示す信号を、データ入出力端子８２には
書き込むためのデータ信号を、ライトイネーブル端子８
４に書き込み許可信号を印加し、同時に半導体チップ２
ａにつながるチップ選択端子９２aにチップ選択用の信
号を送ることにより、アドレス信号、データ信号、ライ
トイネーブル信号は４個の半導体チップ２ａ〜２ｄのう
ち半導体チップ２ａのみ有効となり、他の半導体チップ
２ｂ〜２ｄには作用しない。すなわち、半導体チップ２
aの９９番地には必要なデータが書き込まれるが、他の
３個の非選択半導体チップの９９番地は変化ないことに
なる。同様に、データの読み出しについては、読み出し
許可信号用のアウトイネーブル信号が作用して、その他
は書き込みと同じ接続状態でデータ入出力端子８２に半
導体チップ２ａの９９番地に記憶されているデータが出
力されることになる。なお、図７において、アドレス端
子８０及びデータ入出力端子８２は一本のラインで示し
てあるが、実際の配線では複数本で構成されている。こ
れに対しライトイネーブル端子８４、アウトイネーブル
端子８６、電源端子８８、グランド端子９０及びチップ
選択端子９２ａ〜９２ｄは実際の配線ではそれぞれ各１
本の場合が多い。次に、これまで説明したマルチチップ
半導体装置の動作を説明する。図１〜図２において半導
体チップ２ａは内部に記憶素子を集積化したメモリ用半
導体チップであり、マザーボード３０から供給される信
号に応じてデータの書き込み及び読み出しを行うもので
ある。データの書き込み及び読み出し時の電気信号の流
れは、まずマザーボード３０の配線パターン３２に外部
から信号が供給され、第３接続層３４、スペーサ２０ａ
の裏面パターン２４ａ、スルーホール２６ａ、表面パタ
ーン２２ａ、第１接続層１６ａを経てフィルムキャリア
６ａのアウターリード部１２ａ、インナリード部１０
ａ、バンプ４ａを通って第１段目の半導体チップ２a内
の素子に供給される。同様に第２段目の半導体チップ２
ｂ及び第３段目、第４段目の半導体チップ２ｃ、２ｄに
も同時に信号が供給される。ここで、図４に示す、チッ
プ選択リード線４０ｂは図７に示すチップ選択端子９２
ａに相当し、各半導体チップに独立に接続されるが、そ
れ以外の複数本の共通リード線４２ｂは同じく図７のア
ドレス端子８０、データ入出力端子８２、ライトイネー
ブル端子８４、アウトイネーブル端子８６、電源端子８
８、グランド端子９０に相当しており、各端子に共通し
て接続されている。すなわち、図４〜図６に示すよう
に、共通端子に供給される信号はマザーボード３０の共
通端子パターン６８を経てスペーサ２０ａの裏面パター
ン５２ａ、スルーホール５８ａ、表面パターン４６ａ、
共通リード線４２ａを経て第１段目の半導体チップ２ａ
に供給され、さらに第２段目のスペーサ２０ｂの裏面パ
ターン５２ｂから共通リード線４２に供給されて、前述
したように各チップに同時に供給される。これに対して
チップ選択端子パターン６４に供給されるチップ選択信
号は、スペーサ２０ａの裏面パターン５４ａ、スルーホ
ール６２ａ、表面パターン４４ａ、チップ選択リード線
４０ａを経て第１段目の半導体チップ２ａに供給される
が、スペーサ２０ｂの裏面パターン５４ｂと表面パター
ン４４ｂは電気的に接続されていないため、第２段目の
半導体チップ２bには供給されない。同様にマザーボー
ド３０のチップ選択端子パターン６６に供給されるチッ
プ選択用信号は第１段目の半導体チップ２ａには供給さ
れず、第２段目の半導体チップ２bのみに選択的に供給
することができる。なお、第２段目以上のチップについ
ても各段のスペーサに同様の回路パターンを設けること
によって、独立してチップ選択が行える。これにより、
チップセレクタ用電極を用いて所望の半導体チップを動
作させることができ、積層したフィルムキャリア半導体
モジュールに対して誤動作なくデータの書き込み・読み
出しを実現することができる。次にマルチチップ半導体
装置に用いられるその他のスペーサ形状について説明す
る。これまでは、図３に示すように外形が矩形のスペー
サについて説明したが、図８に示すようなフィルムキャ
リアのリード線配置の２面のみにスペーサを有する構造
も可能である。すなわち、図８に示すように対向して配
置した第一、第二のスペーサ２０b1、２０b2を有する構
造によっても、フィルムキャリアテープ半導体モジュー
ルを積層することができる。また、図１おいて第１段目
から第４段目までの枠状スペーサを半導体チップの表裏
両面位置にスペーサ部材を有しない構造として、全て同
じ形状にしているが、第１段目のスペーサを図９に示す
ように半導体チップ２ａの下面にもスペーサ部材９６ａ
を介在させたスペーサ６４ａとし、そのスペーサ部材の
マザーボードと接続する任意の面に任意形状の配線パタ
ーン９８ａを形成した構造とすることもできる。すなわ
ち、マザーボードの標準化された接続パターンと合致す
るパターン配置を任意に形成できる構造である。また、
これまでは、スペーサに表裏パターンを形成し、スルー
ホールによってこの表裏パターンを電気的に接続する構
造について説明したが、表裏パターンの導通を図る接続
用パターンとしては、フィルムキャリアのアウターリー
ドをスペーサ表面、側面を経由して裏面に折り曲げた構
造あるいは、折り曲げた表裏導通リード線を用いた構造
であっても良い。図１０にこの一例としてアウターリー
ドを折り曲げて形成した接続用パターンを示す。この場
合、これまでの表面パターン、裏面パターン、スルーホ
ールは不要となる。図１０は、フィルムキャリア半導体
モジュールのスペーサとアウターリードの接合部を示す
断面図で、スペーサ２０ａには表面パターン１００ａ、
裏面パターン２４ａが形成されている。折り曲げられた
アウターリード１２ａの先端と裏面パターン２４ａは下
面接続層１０４ａによって固定される。以上の構造にお
いて、アウターリード１２ａをスペーサ２０ａの上面を
通り、折り曲げによってスペーサ２０ａの側面、さらに
下面に伸延させて、裏面パターン２４ａに接合しスペー
サの表裏導通をはかっている。次に、マルチチップ半導
体装置に用いられるその他のチップセレクタ用電極を図
１１から図１３に示す。図１１〜図１３は図４〜図６と
同じ位置を示したもので、同一符号は同一内容を示して
いる。ただし、共通端子パターンについては省略してい
る。この特徴は、チップセレクタ用電極と半導体チップ
とを接続する接続パターンを半導体チップ上で異ならせ
て形成した点であり、また、スペーサ２０ｂに形成され
る表裏パターン及び表裏パターンを接続するスルーホー
ル導通パターンをスペーサ２０ａと同じ構造で形成した
点である。このように、フィルムキャリアのアウターリ
ード形状を４０ａと４０ｂとに示すように異なる配置に
することによって、それぞれのチップセレクタ電極を介
して該当する半導体チップを独立に選択できる構造とな
っている。図１０にて説明したアウターリード線折り曲
げ方式はこの構造を適用することにより、容易に目的を
達成することができる。さらに、マルチチップ半導体装
置に用いられるその他のチップセレクタ用電極を図１４
〜図１６に示す。これもチップセレクタ用電極と半導体
チップとを接続する接続パターンの形状を半導体チップ
上で異ならせて形成しているが、スペーサ２０ａと２０
ｂとを同じ構造とし、フィルムキャリアのアウターリー
ド４０ａ、４０ａ’、４０ｂ、４０ｂ’も同じ構造とし
た点が異なっている。すなわち、図１４及び図１５では
チップ選択パッド１０２ｂ、１０２ａ、パッド接続ライ
ン１０４ｂ、１０４ａ及びチップ選択予備パッド１０６
ｂ、１０８ｂ、１０６ａ、１０８ａを形成し、第１段目
の半導体チップ２ａではチップ選択パッド１０２ａとチ
ップ選択予備パッド１０６ａとをパッド接続ライン１０
４ａにより接続詞、チップ選択予備パッド１０８ａはチ
ップ選択パッド１０２ａと絶縁している。また、第２段
目の半導体チップ２ｂではチップ選択パッド１０２ｂと
チップ選択予備パッド１０８ｂとを接続し、チップ選択
予備パッド１０６ｂとは絶縁している。このような構成
によってもマザーボード３０のチップ選択端子６４に信
号が印加された時は半導体チップ２ａが独立に選択で
き、チップ選択端子６６への信号印加に対しては半導体
チップ２ｂが独立に選択できる。次にマルチチップ半導
体装置に用いられるその他のスペーサ形状を図１７に示
す。図１７は、半導体チップ２とバンプ４を介して接続
したリード部が、スペーサ１１０に形成されたスルーホ
ールを電気的に接続するように伸延したものである。す
なわち、表面パターンを形成しない例である。このリー
ド付スペーサ１１０の形成には基材の片面にのみパター
ン用導電材の固着された基板に半導体チップ２がはまり
込む孔を打ち抜いた後、他面にリードパターン形成用の
導電材を前記孔部分を含めて貼り付け、この後は印刷配
線板の製造プロセスを使って図１７に示すような基材の
一端にリードパターンを張り出させたリード付スペーサ
１１０を形成する。リード付スペーサ１１０と半導体チ
ップ２の接合は金−金、金−すず等の既に知られている
インナリードボンディングの方法を用いる。本リード付
スペーサを用いたフィルムキャリア半導体モジュールの
積み重ねにおいては、図２に示す第１接続部１６ａが不
要であり、組み立て工程上非常に有利となる。なお、前
記スペーサにマザーボードと同質の材料を用いることに
よって、マザーボードへの実装後の接続信頼性を大巾に
向上させることができる。次にマルチチップ半導体装置
の製造方法について説明する。製造工程の概略を図１８
に示す。図１、図２及び図１８において、まず、パター
ニングしたフィルムキャリアテープのインナリード１０
ａと半導体チップ２ａの表面に形成したバンプ４ａを位
置合わせし、インナリード部のボンディングを行なう。
このボンディング法は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄ Ｂｏｎｄｉｎｇ）のインナリードボンディン
グとして一般的に知られている方法である。次いでボン
ディング面とチップ選択端子表面及び側面に保護コート
を施す。この時点で半導体チップ２ａ及びボンディング
部の検査を行い良否の区分けを行う。次いでフィルムキ
ャリアテープからフィルムキャリアモジュール６ａを切
り出す。これと並行して複数個のスペーサを同時形成し
たプリント配線板から１個のスペーサを外形切断して取
り出し、前記フィルムキャリアモジュール６ａと位置合
わせを行って、第１接続を行い、第１接続層１６を形成
する。これで、図１に示すフィルムキャリア半導体モジ
ュールの単体ができる。次いでフィルムキャリア半導体
モジュール４個を位置合わせ治具に設置した後、各フィ
ルムキャリア半導体モジュールの裏面パターン２４とア
ウターリード１２を接触させて端子部のみを溶融はんだ
槽に浸積して、第２接続を行う。この後、マザーボード
への接続部を残して樹脂コートを行う。この工程図にお
いて、外形切断前のフィルムキャリアテープに外形切断
したスペーサを第１接続した後、フィルムキャリアテー
プを切断する方法、さらに外形切断前のスペーサプリン
ト配線板に外形切断したフィルムキャリアモジュールを
第１接続する方法も可能である。また、本実施例におけ
る第１接続は、スルーホールの端子部に予め付着させて
おいたＳｎ−Ｐｂ系はんだを用いたはんだを熱圧着ヘッ
ドで加熱溶融してボンディングするはんだリフロー法を
採用したが、Ａｕ−Ａｕ熱圧着 Ａｕ−Ｓｎボンディン
グ、導電ペーストを用いた接続法等ももちろん適用でき
る。マルチチップ半導体装置の製造方法のその他の例に
ついて、図１９で説明する。図１９は製造工程の概略を
示すもので、特に図１７に示すリード付スペーサを用い
たマルチチップ半導体装置の製造方法について示してい
る。まず、パターニングしたリード付スペーサのインナ
リードと半導体チップのバンプを接続する。この状態
が、図１７に示す構造である。次にチップ表面の保護コ
ート及びボンディング部を含めたチップ全体の検査を行
い良否の区分けを行って、良品のみ外形切断を行う。こ
の後は前記図１８の説明と同じ方法によって積み重ね、
位置合わせ、第２接続、性能検査、樹脂コートを行って
マルチチップ半導体装置が完成する。次に、これまで説
明してきたマルチチップ半導体装置に外部接続端子を付
加した本発明のマルチチップモジュールの一例について
説明する。図２０は内部にマルチチップ半導体装置１２
０を包含したマルチチップモジュール１２２であり、端
子１２４（外部引き出し端子）がモジュールの一面に配
置されている。モジュールは端子１２４（外部引き出し
端子）を除く全面に樹脂コート１２６を施してモジュー
ル外形を形成している。端子１２４（外部引き出し端
子）は表面にＡｕめっき処理を施してある。本構成のマ
ルチチップモジュールを端子（１２４外部引き出し端
子）と相対する端子を有するマザーボードに押しつけ保
持することにより、電子機器の記憶装置としたものであ
る。すなわち、図２０では、半導体チップと電気的に接
続した半導体モジュールをスペーサを介して複数個積み
重ね、該半導体モジュール間を電気的に接続して複数個
の電極を形成したマルチチップ半導体装置を樹脂封止し
て形成したマルチチップモジュールであり、該マルチチ
ップ半導体装置の有する最下層もしくは最上層の該半導
体モジュールと対向する該マルチチップモジュールの一
面に該マルチチップ半導体装置の有する電極と電気的に
接続する外部引き出し端子を露出させて形成している。
図２１は他のマルチチップモジュールを示すもので、内
部にマルチチップ半導体装置１２０を包含したマルチチ
ップモジュール１２８であり、マルチチップ半導体装置
１２０は、モジュール内部で配線基板１３０に電気的に
接続され、各信号端子は配線基板１３０の一端にコネク
ター端子１３２（外部引き出し端子）として取り出され
ている。すなわち、図２１では、半導体チップと電気的
に接続した半導体モジュールをスペーサを介して複数個
積み重ね、該半導体モジュール間を電気的に接続して複
数個の電極を形成したマルチチップ半導体装置と、該マ
ルチチップ半導体装置を搭載し、該マルチチップ半導体
装置の有する電極と電気的に接続した配線基板と、該マ
ルチチップ半導体装置の有する電極と該配線基板を介し
て電気的に接続する外部引き出し端子とを備えたマルチ
チップモジュールであり、該配線基板の一辺に該外部引
き出し端子を形成し、該外部引き出し端子を該マルチチ
ップモジュールから露出させて形成している。図２２
は、さらに別のマルチチップモジュールを示す。これ
は、コネクター端子１３２（外部引き出し端子）をモジ
ュール１３４の下方２個所に取りだしたもので、多数個
のマルチチップ半導体装置を積み重ねたもの、あるいは
多端子を有する半導体チップに対して有利な構造であ
る。すなわち、図２２は、半導体チップと電気的に接続
した半導体モジュールをスペーサを介して複数個積み重
ね、該半導体モジュール間を電気的に接続して複数個の
電極を形成したマルチチップ半導体装置を樹脂封止して
なるマルチチップモジュールであり、該マルチチップ半
導体装置の有する最下層もしくは最上層の該半導体モジ
ュールと対向する該マルチチップモジュールの一面の端
部から該半導体モジュールを積層した方向に延出するよ
うに該マルチチップ半導体装置の有する電極と電気的に
接続する外部引き出し端子を露出させて形成している。
以上のように、本マルチチップモジュールでは搭載され
るマルチチップ半導体装置が複数個の半導体チップによ
って形成されていることから、従来のモジュールとほぼ
同じ実装面積に対して複数倍の記憶容量を有する構造で
あり、小形で大容量のメモリを要求される携帯用電子機
器に非常に有効である。
【発明の効果】以上述べた如く本発明によれば、従来パ
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するマルチチップモジュールを得ることができる。
ッケージと同じ実装面積に対し複数倍のメモリ容量を有
するマルチチップモジュールを得ることができる。
【図１】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置の断面図。
ルチチップ半導体装置の断面図。
【図２】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置の断面図。
ルチチップ半導体装置の断面図。
【図３】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置の平面図。
ルチチップ半導体装置の平面図。
【図４】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のチップ選択端子構造の斜視図。
ルチチップ半導体装置のチップ選択端子構造の斜視図。
【図５】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のチップ選択端子構造の斜視図。
ルチチップ半導体装置のチップ選択端子構造の斜視図。
【図６】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のチップ選択端子構造の斜視図。
ルチチップ半導体装置のチップ選択端子構造の斜視図。
【図７】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のの回路ブロック図。
ルチチップ半導体装置のの回路ブロック図。
【図８】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のスペーサ構造の平面図及び断面
図。
ルチチップ半導体装置のスペーサ構造の平面図及び断面
図。
【図９】本発明のマルチチップモジュールに適用したマ
ルチチップ半導体装置のスペーサ構造の平面図及び断面
図。
ルチチップ半導体装置のスペーサ構造の平面図及び断面
図。
【図１０】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のスペーサ構造の平面図及び断
面図。
マルチチップ半導体装置のスペーサ構造の平面図及び断
面図。
【図１１】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１２】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１３】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１４】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１５】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１６】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
マルチチップ半導体装置のチップ選択端子構造の他の例
の斜視図。
【図１７】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のリード付スペーサの断面図。
マルチチップ半導体装置のリード付スペーサの断面図。
【図１８】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のマルチチップ半導体装置の製
造工程図。
マルチチップ半導体装置のマルチチップ半導体装置の製
造工程図。
【図１９】本発明のマルチチップモジュールに適用した
マルチチップ半導体装置のマルチチップ半導体装置の製
造工程図。
マルチチップ半導体装置のマルチチップ半導体装置の製
造工程図。
【図２０】本発明のマルチチップモジュールを示す斜視
図。
図。
【図２１】本発明のマルチチップモジュールを示す斜視
図。
図。
【図２２】本発明のマルチチップモジュールを示す斜視
図。
図。
２…半導体チップ、 ６…フィルムキャリア、 １０…インナリード、 １２…アウタリード、 １６…第１接続層、 １８…第２接続層、 ２０…スペーサ、 ２８…フィルムキャリア半導体モジュール、 ３０…マザーボード、 ４４…チップ選択端子パターン、 １１０…リード付スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芹沢 弘二 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所生産技術研究所 (72)発明者 本田 美智晴 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所生産技術研究所内 (72)発明者 吉田 亨 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所生産技術研究所内 (72)発明者 谷本 道夫 東京都小平市上水本町1450番地株式会社 日立製作所武蔵工場内 (56)参考文献 特許2728432（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/00 - 25/18 H01L 21/60
Claims (8)
- 【請求項１】 半導体チップと電気的に接続した半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置を樹脂封止してなるマルチ
チップモジュールであって、 該マルチチップ半導体装置の有する最下層もしくは最上
層の該半導体モジュールと対向する該マルチチップモジ
ュールの一面に該マルチチップ半導体装置の有する電極
と電気的に接続する外部引き出し端子を露出させて形成
したことを特徴とするマルチチップモジュール。 - 【請求項２】 半導体チップと電気的に接続した半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置と、 該マルチチップ半導体装置を搭載し、該マルチチップ半
導体装置の有する電極と電気的に接続した配線基板と、 該マルチチップ半導体装置の有する電極と該配線基板を
介して電気的に接続する外部引き出し端子とを備えたマ
ルチチップモジュールであって、 該配線基板の一辺に該外部引き出し端子を形成し、該外
部引き出し端子を該マルチチップモジュールから露出さ
せて形成したことを特徴とするマルチチップモジュー
ル。 - 【請求項３】 半導体チップと電気的に接続した半導体
モジュールをスペーサを介して複数個積み重ね、該半導
体モジュール間を電気的に接続して複数個の電極を形成
したマルチチップ半導体装置を樹脂封止してなるマルチ
チップモジュールであって、 該マルチチップ半導体装置の有する最下層もしくは最上
層の該半導体モジュールと対向する該マルチチップモジ
ュールの一面の端部から該半導体モジュールを積層した
方向に延出するように該マルチチップ半導体装置の有す
る電極と電気的に接続する外部引き出し端子を露出させ
て形成したことを特徴とするマルチチップモジュール。 - 【請求項４】 前記マルチチップ半導体装置が、前記半
導体チップと前記電極とを電気的に接続する接続パター
ンのパターン形状を前記半導体モジュール毎に異ならせ
て形成し、該異なるパターン形状の接続パターンと電気
的に接続する電極を該異なるパターン形状の接続パター
ンと電気的に接続する該半導体チップのチップセレクタ
用電極として構成したことを特徴とする請求項１〜３の
いずれかに記載のマルチチップモジュール。 - 【請求項５】 前記マルチチップ半導体装置が、前記半
導体チップと前記電極とを電気的に接続する接続パター
ンのうち前記半導体チップ上に形成したパターン形状を
該半導体モジュール毎に異ならせて形成し、該半導体チ
ップ上に形成したパターン形状の異なる接続パターンと
電気的に接続する電極を該半導体チップ上に形成したパ
ターン形状の異なる接続パターンと電気的に接続する該
半導体チップのチップセレクタ用電極として構成したこ
とを特徴とする請求項１〜３のいずれかに記載のマルチ
チップモジュール。 - 【請求項６】 前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンの形状を前
記半導体モジュール毎に異ならせて形成したことを特徴
とする請求項１〜３のいずれかに記載のマルチチップモ
ジュール。 - 【請求項７】 前記マルチチップ半導体装置が、前記半
導体モジュール間を電気的に接続して各前記半導体モジ
ュールの有する半導体チップのそれぞれと電気的に接続
する共通電極と各前記半導体モジュールの有する半導体
チップを選択する各前記半導体モジュールのチップセレ
クタ用電極とを形成し、該チップセレクタ用電極と半導
体チップとを電気的に接続する接続パターンのうち前記
半導体チップ上に形成したパターン形状を前記半導体モ
ジュール毎に異ならせて形成したことを特徴とする請求
項１〜３のいずれかに記載のマルチチップモジュール。 - 【請求項８】 選択対象となる半導体チップを有する半
導体モジュールの位置まで前記半 導体モジュール間を電
気的に接続することにより前記チップセレクタ用電極を
形成したことを特徴とする請求項４〜７のいずれかに記
載のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244458A JP2765571B2 (ja) | 1996-09-17 | 1996-09-17 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244458A JP2765571B2 (ja) | 1996-09-17 | 1996-09-17 | マルチチップモジュール |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139304A Division JP2728432B2 (ja) | 1987-12-28 | 1988-06-08 | マルチチツプ半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007206A Division JP2865102B2 (ja) | 1998-01-19 | 1998-01-19 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
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