JPH05343602A - 高集積半導体装置及びそれを用いた半導体モジュール - Google Patents

Abstract

(57)【要約】 【目的】 積層半導体装置のプリント基板の層間の半田
ブリッジ現象を防止する。 【構成】 高集積半導体装置は、メモリ半導体素子を搭
載したプリント基板１を複数個所定間隔で平行に積層
し、前記プリント基１板の表面と裏面はスルーホールを
備えた複数のスルーホールランド４により電気的に接続
するとともに、前記スルーホールを介してリードピン８
で層間を接続するように構成される。そして、互いに隣
接する前記リードピン間の所定の位置に半田レジストが
塗布される。 【効果】 簡素な構成で、プリント基板の層間及びリー
ドピン間での半田量のコントロールが可能となり半田ブ
リッジ現象の発生を防止することができ、半導体装置の
小型化及び高集積化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ半導体素子搭載基
板を上下に複数個積層した半導体装置に関し、特に上下
をリードピンを介して半田で三次元実装した高集積半導
体装置をマザーボード上に複数個配置したＩＣカード或
いは半導体モジュールに関するものである。

【０００２】

【従来の技術】近年、メモリ半導体素子の容量は大容量
化し、特に小型で薄く高密度に実装しなければならな
い。そこで、メモリ半導体素子を上下に積層する三次元
実装法が色々と提案されている。たとえば、メモリ半導
体素子をＴＡＢ（Ｔａｐｅ Ａｏｕｔｍａｔｅｄ Ｂｏ
ｎｄｉｎｇ）で実装しこれらをさらに半田付けする方法
が、畑田賢造他「チップ積層実装による大容量メモリー
ボード」、第３回マイクロエレクトロニクスシンポジウ
ム（ＭＥＳ’８９、１９８９年７月）に記載されてい
る。また、半導体素子電極に貫通孔または切り欠きを設
けたＴＡＢを用いてこの孔または切欠きに貫通ピンを挿
入し電気的に固定する方法が特開昭61-32560号公報に開
示されている。さらに、ＴＡＢモジュールをスルーホー
ルで表裏導通を取った短形スペーサに接続し、このＴＡ
Ｂとスペーサが一体となったものを複数個半田により積
層接続したものが、特開平1-309362号公報に開示されて
いる。しかしながら、積層ＴＡＢ構造においては、ＴＡ
Ｂのリードを折り曲げて上下対応するように積層し接続
する必要性がある。そのためには、アウターリードを折
り曲げて形成しなければならないが、アウターリードは
細く強度的にも弱いため取扱にくくまた接続が困難であ
り、さらに成形精度が良好でないという問題点があっ
た。

【０００３】これら欠点を改良するために、本出願人
は、先に特願平03-043889号の出願を行った。この出願
には、半導体チップを搭載した積層構造体の各配線基板
をスルーホールを介して貫通するリード線と各配線基板
上の電極端子とを半田によって電気的に接続した半導体
モジュールが開示されている。

【０００４】

【発明が解決しようとする課題】本出願人による上記従
来技術によれば、半導体チップが配線基板を介して三次
元的に高密度に集積された半導体モジュールが得られ、
配線基板同士間の電気的接続の信頼性を向上させること
ができる。しかしながら、電子機器のコンパクト化、高
性能化の要請に応じるため、半導体チップのさらなる高
密度化、小型化も同時に要求されている。そのため、ス
ルーホールを介して層間を接続するリード線同士の距
離、すなわちスルーホール同士の間隔を狭くする必要性
が生じる。図１に、そのような積層半導体モジュールの
隣接するスルーホール近傍の拡大断面図を示す。

【０００５】図１において、互いに平行に積層されたプ
リント基板０１、０２は、その表面に配線パターンが設
けられ、中央部にスルーホールを有するスルーホールラ
ンド０３によりプリント基板０１（０２）の表面と裏面
が電気的に接続されているリジッドな配線基板となって
いる。そして、リードピン０４はスルーホールを介して
プリント基板０１、０２の層間を接続している。このよ
うに積層された半導体モジュールは、半田浴槽にディッ
ピングされ半田付けされる。このとき、図１に示すよう
に、隣接するプリント基板０１の裏面とプリント基板０
２の表面、並びにリードピン０４及び０５で囲まれた部
分には、半田ブリッジＢが発生する場合がある。半田ブ
リッジＢの発生は、プリント基板０１及び０２間の距離
と、隣接するリードピン０４及び０５間の距離との相関
関係に大きく依存して決定され、かつスルーホールラン
ド０３の形状とも相まって、常時半田ブリッジＢを回避
するための積層構造及び半田付け方法を得るのは容易で
はなかった。

【０００６】本発明は、このような問題に鑑みてなされ
たものであって、その目的は、リードピン間隔、プリン
ト基板間隔のうちの少なくとも一方を狭くしても、常に
半田ブリッジ現象を防止することのできる半導体モジュ
ールを提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本出願の高集積半導体装置及びそれを用いた半導体
モジュールは、メモリ半導体素子を搭載したプリント基
板を複数個所定間隔で平行に積層し、プリント基板の表
面と裏面はスルーホールを備えた複数のスルーホールラ
ンドにより電気的に接続するとともに、該スルーホール
を介してリードピンで層間を接続するように構成した高
集積半導体装置及びそれを用いた半導体モジュールにお
いて、互いに隣接するスルーホールランド間に半田レジ
ストを塗布したことを特徴とする。

【０００８】

【作用】前述の特徴を備えた本出願の高集積半導体装置
およびそれを用いた半導体モジュールにおいては、プリ
ント基板の層間及びリードピン間の半田ブリッジの発生
を確実に防止し、半導体装置の三次元実装を可能にす
る。

【０００９】

【実施例】以下、本発明の一実施例を図面により説明す
る。なお、実施例を説明するための全図において、同一
の構成または同一の機能を奏するものは同一符号を付
し、重複する説明は省略することとする。図２は本発明
の一実施例を示す４層三次元実装メモリの拡大斜視断面
図、図３は図２のIVーIV断面図である。図４は４層三次
元実装メモリにおけるプリント基板１の構造を示すもの
であり、図４（ａ）はメモリ半導体素子の搭載側（表面
側）の平面図、図４（ｂ）はメモリ半導体素子の搭載裏
側（裏面側）の下面図である。また、図５は４層三次元
実装メモリを搭載したＩＣメモリカードの概略を示す斜
視図である。

【００１０】図２〜４において、プリント基板１はその
表面（上面）上にメモリ半導体素子２が接着剤等を介し
て搭載されている。プリント基板１の両端部には、スル
ーホール３をその中央部に形成したスルーホールランド
４が設けられ、このスルーホールランド４によりプリン
ト基板１の表面と裏面が電気的に接続され、プリント基
板１はリジッドな配線基板となっている。また、プリン
ト基板１の表面には、配線パターン５がスルーホールラ
ンド４と一体接続されており、各スルーホールランド４
はプリント基板１の配線パターン５及びボンディングワ
イヤ６を介してメモリ半導体素子２上の電極端子と電気
的に接続されている。そして、プリント基板１上のメモ
リ半導体素子２及びボンディングワイヤ６を保護するた
めに、これらをポッティング樹脂７で被覆している。

【００１１】メモリ半導体素子２を搭載したプリント基
板１は、４個重ね合わされて積層されている。そして、
リードピン８は各プリント基板１のスルーホール３の貫
通孔に串刺し状に挿入され、積層体の裏面から十分長く
突出されている。リードピン８の下端部にはこれと一体
に取付部９が形成されており、これを折り曲げることに
よりマザーボードに取り付けることができる。

【００１２】このように構成された４層三次元実装メモ
リＣはこの状態で半田浴槽にディッピングされ、プリン
ト基板１の表面と裏面にわたって形成されているスルー
ホールランド４とリードピン８とは半田付けにより電気
的に接続される。特に、超音波半田ＤＩＰ装置を用いて
半田付けすることにより狭いスルーホール内部にまで半
田が入り込むことができる。

【００１３】前述の如く構成された４層三次元実装メモ
リＣは、例えば図５に示すように、マザーボードＭ上に
装着され、高さ3.2mm からなる４Ｍ ＳＲＡＭ（Ｓtatic
Ｒandom Ａccess Ｍemory ）のメモリを積層した大容
量ＩＣメモリカードとして具体化される。次に、本発明
の４層三次元実装メモリＣにおけるスルーホール近傍の
半田パッド構造に係わる実施例について具体的に説明す
る。

【００１４】実施例１ 図６は本発明の４層三次元実装メモリＣの実施例１の構
造を示すものである。図６（ａ）はメモリ半導体素子を
搭載したプリント基板の表面部を示す上面図、図６
（ｃ）はその裏面部を示す下面図である。また、図６
（Ｃ）はプリント基板のスルーホール近傍の拡大断面図
である。

【００１５】図６（ｃ）において、プリント基板１の互
いに隣接する各スルーホールランド４、４の端部同士間
には、予めプリント基板１表面に半田レジスト１０が塗
布されており、しかる後に半田浴槽にディッピングさ
れ、リードピン８とスルーホールランド４は半田１１に
より接合され、メモリ半導体素子２はプリント基板１を
介して三次元的に相互接続された回路網を形成する。

【００１６】このように半田レジスト１０を塗布するこ
とにより、スルーホールランド４上に半田がのる部分
（以下半田パッド１２といい、斑点で示す）の半田１１
付着境界は明瞭に確定する。すなわち半田レジスト１０
塗布部の周囲縁部で確実に半田切れが生じる。図６
（ｃ）から明らかなように、半田パッド１２以外のプリ
ント基板１面には半田が付着しないため隣接するリード
ピン８、８間での半田ブリッジは起こらない。したがっ
て、プリント基板１、１の層間およびリードピン８、８
間が狭くなっても半田ブリッジ現象を回避することがで
き、安定した均一な品質を保持することができる。

【００１７】実施例２ 図７は本発明の４層三次元実装メモリＣの実施例２の構
造を示すものである。図７（ａ）〜（ｃ）は前図６
（ａ）〜（ｃ）と同じ位置を示したものである。図７
（ｃ）において、プリント基板１の表面（上面）側にお
いては、互いに隣接するスルーホールランド４、４の両
者間に跨ってこれらを全て覆うように半田レジスト１０
が塗布されている。他方、プリント基板１の裏面（下
面）側においては、相隣接するスルーホールランド４、
４の端部同士間には、プリント基板１表面に半田レジス
ト１０が塗布されている。上記のように半田レジスト１
０が塗布された後、半田浴槽にディッピングされリード
ピン８とスルーホールランド４は半田１１により接合さ
れ、メモリ半導体素子２はプリント基板１を介して三次
元的に相互接続された回路網を形成する。

【００１８】半田レジスト１０を前記のように塗布する
ことにより半田パッド１２はスルーホールランド４の下
面片側のみに形成され、かつ該半田パッド１２以外のプ
リント基板１面には半田が付着しないため半田１１の付
着境界は明瞭に確定し、隣接するリードピン８、８間で
の半田ブリッジは起こらない。すなわち半田レジスト１
０の塗布部の周囲縁部で確実に半田切れが生じ、図６
（ｃ）から明らかなように、パッド部１２以外のプリン
ト基板１面には半田が付着しないため隣接するリードピ
ン８、８間での半田ブリッジは起こらない。

【００１９】このように、半田レジスト１０の塗布によ
りスルーホールランド４を片面半田パッド構造とするこ
とにより、プリント基板１の層間での半田量のコントロ
ールが可能となり半田ブリッジ現象の発生を防止するこ
とができる。したがって、プリント基板１、１の層間お
よびリードピン８、８間が狭くなっても半田ブリッジ現
象を容易に回避することができ、安定した均一な品質を
保持することができる。

【００２０】実施例３ 図８は本発明の４層三次元実装メモリＣの実施例３の構
造を示すものである。図８（ａ）〜（ｃ）も前図６
（ａ）〜（ｃ）と同じ位置を示したものである。図８
（ｃ）において、プリント基板１の各層において互いに
隣接するスルーホールランド４、４’のうち、一方のリ
ードピン８によって上下に接続され同軸的に重畳された
一方のスルーホールランド４の下面のみを半田パッド１
２とし、他方のリードピン８’により上下に同軸的に接
続されたスルーホールランド４’の上面のみを半田パッ
ド１２’としている。すなわち、半田レジスト１０は、
図に示すように一方のスルーホールランド４’（４）表
面の端縁から他方のスルーホールランド４（４’）表面
のスルーホール３（３’）縁部までの全表面を覆うよう
に塗布されている。

【００２１】前記のように半田レジスト１０を塗布する
ことにより、半田付け工程でスルーホールランド４に半
田が付着する半田パッド１２は全体として千鳥状に形成
され、互いに対面するスルーホールランド４、４’間の
半田ブリッジが生じなくなる。したがって、プリント基
板１、１の層間およびリードピン８、８間が狭くなって
も半田ブリッジ現象を容易に回避することができ、安定
した均一な品質を保持することができる。

【００２２】実施例４ 図９は本発明の４層三次元実装メモリＣの実施例４の構
造を示すものである。図９（ａ）〜（ｃ）も前図６
（ａ）〜（ｃ）と同じ位置を示したものである。本実施
例においても、前記実施例３と同様に半田パッド１２が
全体として千鳥状構造となるように半田レジスト１０を
塗布したものである。

【００２３】図９（ｃ）において、リードピン８を対称
軸にしてスルーホールランド４上面の左部分のみに半田
パッド１２を設けるとともに、該スルーホールランド４
下面の右部分のみに半田パッド１２を設けている。半田
レジスト１０は、図に示すように互いに隣接する一方の
スルーホールランド４の端縁から他方のスルーホールラ
ンド４の表面全体を覆うように塗布されるが、プリント
基板１の上下面でその塗布部位は交互に入れ替わってい
る。このようにして、スルーホールランド４は、互いに
対面するどの方向（図で左右及び上下方向）にも半田パ
ッド１２が交互に形成されることになり、半田付け工程
でスルーホールランド４に半田が付着する半田パッド１
２は全体として千鳥状に形成され、各スルーホールラン
ド４間の半田ブリッジが生じなくなる。したがって、プ
リント基板１、１の層間およびリードピン８、８間が狭
くなっても半田ブリッジ現象を容易に回避することがで
き、安定した均一な品質を保持することができる。

【００２４】実施例５ 図１０は、本発明の４層三次元実装メモリＣの実施例５
の構造を示すものである。図１０（ａ）〜（ｃ）も前図
６（ａ）〜（ｃ）と同じ位置を示したものである。本実
施例においては、半田パッド１２を円形リング状に形成
したものである。図１０に示すように半田レジスト１０
は、スルーホールランド４の上下両表面、かつ隣接する
スルーホールランド４、４間にわたり、スルーホール３
周辺の僅かな円形部分を残して全て塗布されている。し
たがって、半田付け工程でスルーホールランド４に半田
が付着する半田パッド１２はスルーホール３周囲に形成
された小面積の円形リングとなり、図から明らかなよう
に、各スルーホールランド４間の半田ブリッジの発生は
前記各実施例のものと比較して、より有効に防止するこ
とができる。

【００２５】実施例６ 図１１は、本発明の４層三次元実装メモリＣの実施例６
の構造を示すものである。図１（ａ）〜（ｃ）も前図６
（ａ）〜（ｃ）と同じ位置を示したものである。本実施
例においては、半田パッド１２をプリント基板１の端縁
部方向に向かってテーパ部を有するリング状に形成した
ものである。図１１に示すように半田レジスト１０は、
実施例５と同様にスルーホールランド４の上下両表面、
かつ隣接するスルーホールランド４、４間にわたり、ス
ルーホール３周辺の僅かなテーパ部を有するリング形状
部分を残して全て塗布されている。したがって、半田付
け工程でスルーホールランド４に半田が付着する半田パ
ッド１２は、スルーホール３周囲に形成された小面積の
テーパ部を有するリング形状となり、図から明らかなよ
うに、各スルーホールランド４間の半田ブリッジの発生
を有効に防止することができる。

【００２６】次に、前述した構成を備えた４層三次元実
装メモリを用いた高集積半導体装置を適用した実施例に
ついて説明する。 実施例７ 図１２は、本発明の高集積半導体装置をＩＣメモリカー
ドに適用した全体構成を示す斜視図である。図１３はそ
の一回路構成図である。

【００２７】図１２において、プリント板１３にチップ
抵抗１４、電源コントロール用ＩＣ１５、コンデンサー
１６、バッテリー１７、及び本発明による積層メモリー
素子１２が搭載されている。図１３において、１８は電
源回路、１９はデコーダ、２０は保護抵抗体、２１はデ
ータ端子、２２はアドレス端子、２３はデコーダ端子、
２４は電源端子である。

【００２８】実施例８ 図１４（ａ）は本発明の高集積半導体装置をマザーボー
ドＭに平行し、図１４（ｂ）は本発明の高集積半導体装
置をマザーボードに斜めに、図１４（ｃ）は本発明の高
集積半導体装置をマザーボードＭに垂直に搭載した断面
概略図を示す。また図１５は本発明の高集積半導体装置
をマザーボードＭに搭載してモジュール実装型半導体装
置とした一概略図である。また、図１６は本発明の積層
メモリ素子を搭載したモジュール基板の全体概略構成図
である。

【００２９】図１４において、２５は共通入力端子、２
６は共通出力端子である。また、図１５において、２７
はモジュール基板、２９はメモリパッケージであり、高
集積半導体装置を搭載したモジュール基板２７はコネク
ター２８を介してマザーボードＭに接続される。 図１
６において、ＬＳＩ３０の周辺に本発明の高集積半導体
装置を配置することにより面積的に小さくなり、小型化
高密度実装が可能である。高集積化したメモリが発熱す
るような場合はプリント基板としては高熱伝導性材例え
ばＡＩＮ（窒化アルミニウム）基板を用いる。

【００３０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、簡素な構成で、プリント基板の層間及びリー
ドピン間での半田量のコントロールが可能となり半田ブ
リッジ現象の発生を防止することができる。したがっ
て、隣接するプリント基板の層間およびリードピン間が
狭くなっても半田ブリッジ現象を容易に回避することが
でき、小型化及び高集積化を図ることができる。また、
安定した均一な品質性を保持することができる。

【図面の簡単な説明】

【図１】 従来の積層半導体モジュールの隣接するスル
ーホール近傍の拡大断面図。

【図２】 本発明の一実施例を示す４層三次元実装メモ
リの拡大斜視断面図。

【図３】 図２のIVーIV断面図。

【図４】 ４層三次元実装メモリにおけるプリント基板
１の構造を示す図。

【図５】 ４層三次元実装メモリを搭載したＩＣメモリ
カードの概略を示す斜視図。

【図６】 本発明の４層三次元実装メモリＣの実施例１
の構造を示す図。

【図７】 本発明の４層三次元実装メモリＣの実施例２
の構造を示す図。

【図８】 本発明の４層三次元実装メモリＣの実施例３
の構造を示す図。

【図９】 本発明の４層三次元実装メモリＣの実施例４
の構造を示す図。

【図10】 本発明の４層三次元実装メモリＣの実施例５
の構造を示す図。

【図11】 本発明の４層三次元実装メモリＣの実施例６
の構造を示す図。

【図12】 本発明の高集積半導体装置をＩＣメモリカー
ドに適用した全体構成を示す斜視図。

【図13】 図１２の一回路構成図。

【図14】 本発明の高集積半導体装置をマザーボードに
搭載した断面概略図。

【図15】 本発明の高集積半導体装置をマザーボードに
搭載してモジュール実装型半導体装置とした一概略図。

【図16】 本発明の積層メモリ素子を搭載したモジュー
ル基板の全体概略構成図。

【符号の説明】

Ｃ…４層三次元実装メモリ、Ｍ…マザーボード、１…プ
リント基板、２…メモリ半導体素子、３…スルーホー
ル、４…スルーホールランド、８…リードピン、１０…
半田レジスト、１２…半田パッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 一二 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリ半導体素子を搭載したプリント基
   板を複数個所定間隔で平行に積層し、前記プリント基板
   の表面と裏面はスルーホールを備えた複数のスルーホー
   ルランドにより電気的に接続するとともに、前記スルー
   ホールを介してリードピンで層間を接続するように構成
   した高集積半導体装置及びそれを用いた半導体モジュー
   ルにおいて、互いに隣接する前記リードピン間の所定の
   位置に半田レジストを塗布したことを特徴とする高集積
   半導体装置。
2. 【請求項２】 前記半田レジストを、前記プリント基板
   の表面及び裏面において、互いに隣接するスルーホール
   ランドの端縁同士間に塗布したことを特徴とする請求項
   １に記載の高集積半導体装置。
3. 【請求項３】 前記半田レジストを、前記プリント基板
   の表面又は裏面のいずれか一方側のみにおいて、互いに
   隣接するスルーホールランドの両者間に跨り該スルーホ
   ールランドの全表面を覆うように塗布したことを特徴と
   する請求項１に記載の高集積半導体装置。
4. 【請求項４】 前記半田レジストを、前記プリント基板
   の表面及び裏面において、互いに隣接するスルーホール
   ランドのうち、一方のスルーホールランドの端縁から他
   方のスルーホールランド表面のスルーホール縁部までの
   全表面を覆うように塗布したことを特徴とする請求項１
   に記載の高集積半導体装置。
5. 【請求項５】 前記半田レジストを、前記プリント基板
   の表面及び裏面において、互いに隣接するスルーホール
   ランド間にわたりスルーホール周辺の微小部分を残して
   全表面を覆うように塗布したことを特徴とする請求項１
   に記載の高集積半導体装置。
6. 【請求項６】 前記スルーホール周辺の微小部分は、円
   形リング形状であることを特徴とする請求項５に記載の
   高集積半導体装置。
7. 【請求項７】 前記スルーホール周辺の微小部分は、テ
   ーパ部を有するリング形状であることを特徴とする請求
   項５に記載の高集積半導体装置。
8. 【請求項８】 請求項１ないし７いずれか記載の高集積
   半導体装置を用いたＩＣカード。
9. 【請求項９】 請求項１ないし７いずれか記載の高集積
   半導体装置を用いた半導体モジュール。