KR970003257A

KR970003257A - 반도체 메모리 장치

Info

Publication number: KR970003257A
Application number: KR1019960023103A
Authority: KR
Inventors: 도시하루 오까모또
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1995-06-22
Filing date: 1996-06-22
Publication date: 1997-01-28
Also published as: JP3159359B2; JPH097381A; US5726938A; KR100217270B1; TW403910B

Abstract

NAND 회로(1)의 출력을 인버터 회로(2)에 전달하는 전송 게이트(N4), 및 이 전송게이트의 출력 단자에 접속된 인버터 회로(2)의 입력 단자가 VPP의 전원 전위까지 풀업될 때 NAND 회로(1)의 출력 데이타에 응답하여 VPP 전위까지 인버터 회로(2)의 입력 단자를 풀업하는 PMOS 트랜지스터(P4)를 포함하는 레벨 변환수단이 구비된 반도체 장치.

Description

반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 이 발명이 예 1에 따른 반도체 장치에 적용시 레벨 변화 수단의 한 예를 도시한 회로도.

Claims

반도체 메모리 장치에 있어서, 제1전원 전압이 공급되어, 복수의 데이타를 처리하는 제1단 논리 회로; 제2전원 전위가 공급되어, 상기 제1단 논리 회로로부터 도출된 출력 데이타를 처리하며 처리된 결과 데이타를 다음 단에 전달하는 제2단 논리 회로; 상기 제1단 논리 회로와 상기 제2단 논리 회로 사이에 개재되고, 상기 제1전원 전위가 게이트 전극에 공급될 때 도통 상태로 되는 것으로서, 상기 제1단 논리 회로로부터의 출력 데이타가 논리 레벨의 로우 레벨일 때 상기 제2단 논리 회로에 로우 레벨의 전위를 전달하며, 상기 제1단 논리 회로로부터의 출력 데이타가 상기 논리 레벨의 제1하이 레벨일 때 상기 제1전원 전위가 상기 게이트 전극을 통해 상기 제2단 논리 회로로 흐르게 하는 임계 전압의 크기만큼 상기 논리 레벨의 제1하이 레벨보다 낮은 제2하이 레벨의 전위를 전달하는 전송 게이트; 및 상기 제2하이 레벨에 응답하여 상기 제2단 논리 회로의 입력단자를 상기 제2하이 레벨에서 상기 제2전원 전위로 풀업함으로써 수행되는 레벨 변환 수단을 포함하며, 상기 제1단 논리 회로의 출력 데이타는 상기 제2하이 레벨을 대신하여 사용되며, 레벨 변환 수단은 상기 출력 데이타의 상기 제1하이 레벨에 응답하여 상기 제2단 논리 회로의 상기 입력 단자를 상기 제2하이 레벨에서 상기 제2전원 전위로 풀업하기 위한 제공된 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 레벨 변환 수단은 제3하이 레벨의 제어 신호에 응다바여 소정의 시간 구간 동안, 제2전원 전위로부터 상기 전송 게이트를 통해 제1단 논리 회로의 접지 전위로 흐르는 관통 전기 전류를 차단하는 전류 차단 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 레벨 변환 수단은 상기 제1단 논리 회로의 출력 단자와 상기 제2단 논리 회로의 입력 단자간에 직렬로 접속되도록 이들 단자간에 전송 게이트가 개재되고; 제1p-채널 MOS 트랜지스터는 상기 제2단 논리 회로의 입력 단자와 상기 제2전원 전위간에 개재되며; 상기 제1단 논리 회로의 상기 출력 단자는 인버터 회로를 통해 상기 MOS 트랜지스터의 게이트 전극에 접속되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서, 상기 전류 차단 수단은 게이트 전극을 통해서 상기 제3하이 레벨의 제어신호가 공급되도록 한 제2p-채널 MOS 트랜지스터를 상기 제2전원 전위와 상기 제1p-채널 MOS 트랜지스터 사이에 직렬로 개재시키고, 동시에 제1 및 제2p-채널 MOS 트랜지스터의 직렬 접속점의 전위를 상기 제2단 논리 회로의 전원 전위로서 공급하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서, 상기 전류 차단 수단은 게이트 전극을 통해서 제3하이 레벨의 상기 제어신호가 공급되도록 한 상기 제2p-채널 MOS 트랜지스터는 상기 제2전원 전위가 공급되도록 한 상기 제1p-채널 MOS 트랜지스터와 상기 제2단 논리 회로의 입력 단자 사이에 개재시켜 직렬 접속을 형성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 제3하이 레벨의 상기 제어 신호는 상기 제1단 논리 회로의 출력 단자가 하이 레벨에서 로우 레벨로 시프트된 후에, 그리고 상기 제2전원 전위가 공급되도록 한 상기 제1p-채널 MOS 트랜지스터가 도통 상태에서 비도통 상태로의 시프팅이 종료되기 전의 천이 구간 동안에 전달되며, 제3하이 레벨의 상기 제어 신호의 전압은 최대한 상기 제2전원 전압의 레벨이거나, 또는 상기 제2p-채널 MOS 트랜지스터의 임계 전압의 크기만큼 상기 제2전원 전위보다 낮은 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 제3하이 레벨의 상기 제어 신호는 상기 제1단 논리 회로의 출력 단자가 하이 레벨에서 로우 레벨로 시프트된 후에, 그리고 상기 제2전원 전위가 공급되도록 한 상기 제1p-채널 MOS 트랜지스터가 도통 상태에서 비도통 상태로의 시프팅이 종료되기 전의 천이 구간 동안에 전달되며, 제3하이 레벨의 상기 제어 신호의 전압은 최대한 상기 제2전원 전압의 레벨이거나, 또는 상기 제2p-채널 MOS 트랜지스터의 임계 전압의 크기만큼 상기 제2전원 전위보다 낮은 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 제3하이 레벨의 상기 제어 신호는 상기 제1단 논리 회로의 출력 단자가 하이 레벨에서 로우 레벨로 시프트된 후에, 그리고 상기 제2전원 전위가 공급되도록 한 상기 제1p-채널 MOS 트랜지스터가 도통 상태에서 비도통 상태로의 시프팅이 종료되기 전의 천이 구간 동안에 전달되며, 제3하이 레벨의 상기 제어 신호의 전압은 최대한 상기 제2전원 전압의 레벨이거나, 또는 상기 제2p-채널 MOS 트랜지스터의 임계 전압의 크기만큼 상기 제2전원 전위보다 낮은 레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치.
제1, 2 또는 3항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제7항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 상기 제1전원 전위는 상기 제2전원 전위 대신에 공급되는 것을 특징으로 하는 반도체 메모리 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.