JPS62275397A - Ｅｐｒｏｍのワ−ド線駆動回路 - Google Patents
Ｅｐｒｏｍのワ−ド線駆動回路Info
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- JPS62275397A JPS62275397A JP61118765A JP11876586A JPS62275397A JP S62275397 A JPS62275397 A JP S62275397A JP 61118765 A JP61118765 A JP 61118765A JP 11876586 A JP11876586 A JP 11876586A JP S62275397 A JPS62275397 A JP S62275397A
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明はＥＰＲＯＭのワード線駆動回路に関し、特にＣ
ＭＯＳ構成のワード線駆動回路に関する。
ＭＯＳ構成のワード線駆動回路に関する。
従来、この種のＥＰＲＯＭのワード線駆動回路は第２図
に示す様にアドレス信号Ａ１〜Ａｎとプログラム信号Ｐ
によって出力を決定するアドレスデコーダＤＥＣ（第１
の電源端子ＶＤｏにソースを接続したｐＭＯ３）ランジ
スタを含んだ構成を有している）の出゛力端子にソース
を接続し、ゲートを第１の電源端子ＶＤＤに接続しドレ
インを出カ端子０２に接続した第１のｎＭＯｓトランジ
スタＱ２３と、ソースを第２の電源端子Ｖｐｐに接続し
、ゲートをアドレスデコーダＤＥＣの出力端子に接続し
た第１のｐＭＯＳトランジスタＱ２１と、ソースを接地
しゲートをＤＥＣの出力端子と接続しドレインを第１の
ｐＭＯＳトランジスタＱ２１のトレインに接続した第２
のｎＭＯ３）ランジスタＱ２２と、ソースを第２の電源
端子Ｖｐｐに接続し、ゲートを第１のｐＭＯＳトランジ
スタＱ２１のドレインに接続しトレインを出力端子Ｑ２
に接続した第２のｐＭＯＳトランジスタＱ２４とを有す
る構成となっており、ＥＰＲＯＭの書き込みモードでは
第２の電源Ｖｐｐを第１の電源■。Ｄより高い電圧に上
昇させて書き込みを行なう、上述した回路において、書
き込み時にワード線が選択されたときは、アドレス信号
確定後プログラム信号Ｐを“Ｌ”レベルから゛Ｈルベル
（Ｖｏｏ）にすると、ＤＥＣの出力は°’Ｈ”Ｌ−ベル
（Ｖｏｏ）になり、第１のｎＭＯＳトランジスタＱ２３
はオン状態となる。第２のｐＭＯＳトランジスタＱ２４
のゲートは第１の９ＭＯ３）ランジスタＱ２１と第２の
ｎＭＯｓトランジスタＱ２２の導通抵抗の比で決まる第
２の電源Ｖｐｐより低い電位となり、第２のρＭＯＳト
ランジスタＱ２４はオン状態となり出力端子０２には第
２の電源端子の電圧Ｖｐｐが出力される。
に示す様にアドレス信号Ａ１〜Ａｎとプログラム信号Ｐ
によって出力を決定するアドレスデコーダＤＥＣ（第１
の電源端子ＶＤｏにソースを接続したｐＭＯ３）ランジ
スタを含んだ構成を有している）の出゛力端子にソース
を接続し、ゲートを第１の電源端子ＶＤＤに接続しドレ
インを出カ端子０２に接続した第１のｎＭＯｓトランジ
スタＱ２３と、ソースを第２の電源端子Ｖｐｐに接続し
、ゲートをアドレスデコーダＤＥＣの出力端子に接続し
た第１のｐＭＯＳトランジスタＱ２１と、ソースを接地
しゲートをＤＥＣの出力端子と接続しドレインを第１の
ｐＭＯＳトランジスタＱ２１のトレインに接続した第２
のｎＭＯ３）ランジスタＱ２２と、ソースを第２の電源
端子Ｖｐｐに接続し、ゲートを第１のｐＭＯＳトランジ
スタＱ２１のドレインに接続しトレインを出力端子Ｑ２
に接続した第２のｐＭＯＳトランジスタＱ２４とを有す
る構成となっており、ＥＰＲＯＭの書き込みモードでは
第２の電源Ｖｐｐを第１の電源■。Ｄより高い電圧に上
昇させて書き込みを行なう、上述した回路において、書
き込み時にワード線が選択されたときは、アドレス信号
確定後プログラム信号Ｐを“Ｌ”レベルから゛Ｈルベル
（Ｖｏｏ）にすると、ＤＥＣの出力は°’Ｈ”Ｌ−ベル
（Ｖｏｏ）になり、第１のｎＭＯＳトランジスタＱ２３
はオン状態となる。第２のｐＭＯＳトランジスタＱ２４
のゲートは第１の９ＭＯ３）ランジスタＱ２１と第２の
ｎＭＯｓトランジスタＱ２２の導通抵抗の比で決まる第
２の電源Ｖｐｐより低い電位となり、第２のρＭＯＳト
ランジスタＱ２４はオン状態となり出力端子０２には第
２の電源端子の電圧Ｖｐｐが出力される。
上述した従来のＥＰＲＯＭのワード線駆動回路はＥＦＲ
ＯＭの書き込みモードにおけるワード線選択時には第１
のｐＭＯＳトランジスタＱ２１と第２のｎＭＯＳトラン
ジスタＱ２２からなるレシオ回路によって第２のｐＭＯ
ＳトランジスタＱ２４のゲート電位を決定しており、出
力端子の電位決定後も常に電流が流れ続け、消費電力が
増加するという欠点がある。
ＯＭの書き込みモードにおけるワード線選択時には第１
のｐＭＯＳトランジスタＱ２１と第２のｎＭＯＳトラン
ジスタＱ２２からなるレシオ回路によって第２のｐＭＯ
ＳトランジスタＱ２４のゲート電位を決定しており、出
力端子の電位決定後も常に電流が流れ続け、消費電力が
増加するという欠点がある。
本発明の目的は、消費電力を低減したＥＰＲＯＭのワー
ド線駆動回路を提供することにある。
ド線駆動回路を提供することにある。
本発明のＥＰＲＯＭのワード線駆動回路は、第１の電源
電圧で動作するアドレスデコーダの一つの出力端子に入
力端子を接続され書き込みモードでアクティブとなるプ
ログラム信号を受けて導通する伝達ゲートと、前記伝達
−ゲートの出力端子と接地端子との間に挿入され前記プ
ログラム信号の反転信号を受けて導通する第１の半導体
スイッチと、前記伝達ゲートと前記第１の半導体スイッ
チの接続点に入力端子を接続された第１のＣＭＯＳイン
バータ及び前記プログラム信号を受けて導通する第２の
半導体スイッチを直列接続して第２の電源端子と接地端
子間に挿入したレシオ回路と、前記第１のＣＭＯＳイン
バータの出力電圧が前記第２の電源電圧より低いことを
検出して前記第１のＣＭＯＳインバータの入力端子電圧
を前記第２の電源電圧に引き上げる帰還回路と、前記第
１のＣＭＯＳインバータの出力端子に入力端子を接続さ
れ前記第２の電源端子と接地端子間に挿入された第２の
ＣＭ ＯＳインバータとを含んでなるものである。
電圧で動作するアドレスデコーダの一つの出力端子に入
力端子を接続され書き込みモードでアクティブとなるプ
ログラム信号を受けて導通する伝達ゲートと、前記伝達
−ゲートの出力端子と接地端子との間に挿入され前記プ
ログラム信号の反転信号を受けて導通する第１の半導体
スイッチと、前記伝達ゲートと前記第１の半導体スイッ
チの接続点に入力端子を接続された第１のＣＭＯＳイン
バータ及び前記プログラム信号を受けて導通する第２の
半導体スイッチを直列接続して第２の電源端子と接地端
子間に挿入したレシオ回路と、前記第１のＣＭＯＳイン
バータの出力電圧が前記第２の電源電圧より低いことを
検出して前記第１のＣＭＯＳインバータの入力端子電圧
を前記第２の電源電圧に引き上げる帰還回路と、前記第
１のＣＭＯＳインバータの出力端子に入力端子を接続さ
れ前記第２の電源端子と接地端子間に挿入された第２の
ＣＭ ＯＳインバータとを含んでなるものである。
次に、本発明の実施例について図面分参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す回路図である
。
。
この実施例は、第１の電源電圧Ｖ００で動作するアドレ
スデコーダＤＥＣの一つの出力端子に入力端子を接続さ
れ書き込みモードでアクティブとなるプログラム信号Ｐ
を受けて導通する伝達ゲートであるｎＭＯｓトランジス
タＱｌｌと、伝達ゲートの出力端子と接地端子との間に
挿入されプログラム信号Ｐの反転信号Ｐを受けて導通す
る第１の半導体スイッチであるｎＭｏ５トランジスタＱ
１３と、伝達ゲートと第１の半導体スイッチの接続点に
入力端子を接続された第１のＣＭＯＳインバータ（ｐ
Ｍ ＯＳ トランジスタＱ１６とｎＭＯｓトランジスタ
Ｑ１５からなっている）及びプログラム信号Ｐを受けて
導通する第２の半導体スイッチであるｎ Ｍ ＯＳ ？
”ランジスタＱ１４を直列接続して第２の電源端子Ｖｐ
ｐと接地端子間に挿入したレシオ回路と、第１のＣＭＯ
Ｓインバータの出力電圧が第２の電源電圧ＶＰＰより低
いことを検出して第１のＣＭＯＳインバータの入力端子
電圧を第２の電源電圧Ｖｐｐに引き上げる９ＭＯ３）ラ
ンジ〜スタＱ１２からなる帰還回路と、第１のＣＭＯＳ
インバータの出力端子に入力端子を接続され第２の電源
端子Ｖｐｐと接地端子間に挿入されたｐＭ。
スデコーダＤＥＣの一つの出力端子に入力端子を接続さ
れ書き込みモードでアクティブとなるプログラム信号Ｐ
を受けて導通する伝達ゲートであるｎＭＯｓトランジス
タＱｌｌと、伝達ゲートの出力端子と接地端子との間に
挿入されプログラム信号Ｐの反転信号Ｐを受けて導通す
る第１の半導体スイッチであるｎＭｏ５トランジスタＱ
１３と、伝達ゲートと第１の半導体スイッチの接続点に
入力端子を接続された第１のＣＭＯＳインバータ（ｐ
Ｍ ＯＳ トランジスタＱ１６とｎＭＯｓトランジスタ
Ｑ１５からなっている）及びプログラム信号Ｐを受けて
導通する第２の半導体スイッチであるｎ Ｍ ＯＳ ？
”ランジスタＱ１４を直列接続して第２の電源端子Ｖｐ
ｐと接地端子間に挿入したレシオ回路と、第１のＣＭＯ
Ｓインバータの出力電圧が第２の電源電圧ＶＰＰより低
いことを検出して第１のＣＭＯＳインバータの入力端子
電圧を第２の電源電圧Ｖｐｐに引き上げる９ＭＯ３）ラ
ンジ〜スタＱ１２からなる帰還回路と、第１のＣＭＯＳ
インバータの出力端子に入力端子を接続され第２の電源
端子Ｖｐｐと接地端子間に挿入されたｐＭ。
ＳトランジスタＱ１７とｎＭＯｓトランジスタＱ１８か
らなる第２のＣＭＯＳインバータとを含んでなるもので
ある。
らなる第２のＣＭＯＳインバータとを含んでなるもので
ある。
なお、ＮＡＩＬはアドレス信号Ａ１〜Ａｎを入力信号と
するＮＡＮＤ回路、ＩＶＩ １は第１の電源電圧端子■
ＤＤにソースを接続したｐＭＯＳトランジスタを含んで
なるインバータである。
するＮＡＮＤ回路、ＩＶＩ １は第１の電源電圧端子■
ＤＤにソースを接続したｐＭＯＳトランジスタを含んで
なるインバータである。
次に、ＥＰＲＯＭの書き込みモード時の動作について説
明する。
明する。
プログラム信号Ｐを“Ｌ ”レベルにし、第２の電源電
圧ＶＰＰを第１の電源電圧ＶＤＤより高い電圧にする。
圧ＶＰＰを第１の電源電圧ＶＤＤより高い電圧にする。
このとき出力端子ｏ１の電位は“し”レベルとなる。
ワード線の選択状態、つまりこの例では全アドレス信号
Ａ１〜Ａｎが“Ｈ”レベル（Ｖｏｏ）に確定するとＮＡ
ＮＤ回路ＮＡＩＬの出力は°゛Ｌ”レベルとなり、イン
バータ■Ｖ１１の出力は“Ｈ”レベルとなる。インバー
タＩＶＩ １の出力電位確定後、プログラム信号Ｐを“
Ｈ１１レベル（Ｖｏｏ）にすると、ｎＭＯｓトランジス
タＱｌ １．Ｑｌ４がオン状態、ｐＭＯＳトランジスタ
Ｑ１３はオフ状態となり、１ＭＯ３）ランジスタＱ１５
はオン状態となるが、ｐＭＯＳトランジスタＱ１６はオ
フ状態とならずＱｌ４．Ｑｌ５．Ｑｌ６で構成されるレ
シオ回路は電流が流れる状態となり、Ｑｌ５とＱｌ６の
ドレイン電位はＱｌ４．Ｑｌ５．Ｑｌ６の導通抵抗のレ
シオで決定される電位ＶＯとなるが、このＶＯは第２の
電源電圧■ＰＰより低いので９ＭＯ３）ランジスタＱ１
２はオン状態となり、Ｑｌ６．Ｑｌ５のゲート電位は第
２の電源電圧■ＰＰとなりＱｌ６はオフ状態となり、■
０は“し”レベルとなり出力端子０１には第２の電源電
圧ＶＰＰが現われワード線は選択状態となりＱｌ４、Ｑ
ｌ５．Ｑｌ６には電流は流れない。
Ａ１〜Ａｎが“Ｈ”レベル（Ｖｏｏ）に確定するとＮＡ
ＮＤ回路ＮＡＩＬの出力は°゛Ｌ”レベルとなり、イン
バータ■Ｖ１１の出力は“Ｈ”レベルとなる。インバー
タＩＶＩ １の出力電位確定後、プログラム信号Ｐを“
Ｈ１１レベル（Ｖｏｏ）にすると、ｎＭＯｓトランジス
タＱｌ １．Ｑｌ４がオン状態、ｐＭＯＳトランジスタ
Ｑ１３はオフ状態となり、１ＭＯ３）ランジスタＱ１５
はオン状態となるが、ｐＭＯＳトランジスタＱ１６はオ
フ状態とならずＱｌ４．Ｑｌ５．Ｑｌ６で構成されるレ
シオ回路は電流が流れる状態となり、Ｑｌ５とＱｌ６の
ドレイン電位はＱｌ４．Ｑｌ５．Ｑｌ６の導通抵抗のレ
シオで決定される電位ＶＯとなるが、このＶＯは第２の
電源電圧■ＰＰより低いので９ＭＯ３）ランジスタＱ１
２はオン状態となり、Ｑｌ６．Ｑｌ５のゲート電位は第
２の電源電圧■ＰＰとなりＱｌ６はオフ状態となり、■
０は“し”レベルとなり出力端子０１には第２の電源電
圧ＶＰＰが現われワード線は選択状態となりＱｌ４、Ｑ
ｌ５．Ｑｌ６には電流は流れない。
また、ワード線の非選択状態、つまり全アドレス信号Ａ
１〜Ａｎが“Ｌ ”レベルに確定すると、ＮＡＮＤ回路
ＮＡＩＬの出力は“Ｈ”レベル（Ｖｏｌ））となりイン
バータエ■１１の出力は°“Ｌｏ“レベルとなる。イン
バータＩＶ１１の出力確定後、プログラム信号Ｐを°゛
Ｈ”レベル（Ｖｏｏ）にするとＱｌ １．Ｑｌ４はオン
状態、Ｑｌ３はオフ状態となり、Ｑｌ５はオフ、Ｑｌ６
はオンとなりＱｌ６のドレインはＨ”レベル（Ｖｐｐ）
となってＱｌ７はオフ、Ｑｌ８はオン状態となって出力
端子０１は゛Ｌ″Ｌｏルとなる。
１〜Ａｎが“Ｌ ”レベルに確定すると、ＮＡＮＤ回路
ＮＡＩＬの出力は“Ｈ”レベル（Ｖｏｌ））となりイン
バータエ■１１の出力は°“Ｌｏ“レベルとなる。イン
バータＩＶ１１の出力確定後、プログラム信号Ｐを°゛
Ｈ”レベル（Ｖｏｏ）にするとＱｌ １．Ｑｌ４はオン
状態、Ｑｌ３はオフ状態となり、Ｑｌ５はオフ、Ｑｌ６
はオンとなりＱｌ６のドレインはＨ”レベル（Ｖｐｐ）
となってＱｌ７はオフ、Ｑｌ８はオン状態となって出力
端子０１は゛Ｌ″Ｌｏルとなる。
以上説明したように本発明は、ｎＭＯｓトランジスタＱ
１４．Ｑｌ５及びρＭＯＳトランジスタＱ１６から成る
レシオ回路の出力をレシオ回路の入力に帰還することに
より、ＥＰＲＯＭの書き込みモードにおけるワード線選
択時にも出力端子の電位決定後はレシオ回路に電流は流
れなくなるので、ＥＰＲＯＭのワード線駆動回路の消費
電力を減少できる効果がある。
１４．Ｑｌ５及びρＭＯＳトランジスタＱ１６から成る
レシオ回路の出力をレシオ回路の入力に帰還することに
より、ＥＰＲＯＭの書き込みモードにおけるワード線選
択時にも出力端子の電位決定後はレシオ回路に電流は流
れなくなるので、ＥＰＲＯＭのワード線駆動回路の消費
電力を減少できる効果がある。
第１図は本発明の一実施例の主要部を示す回路図、第２
図は従来の一例の主要部を示す回路図である。 Ａ１〜Ａｎ・・・アドレス信号、ＤＥＣ・・・デコーダ
、ＩＶＩｌ、ＩＶＩ２・・・ＣＭＯ３型のインバータ、
ＮＡＩ １．ＮＡ２１・・・ＣＭＯ３型のＮＡＮＤ回路
、０１，０２・・・出力端子、Ｐ・・・プログラム信号
、ｐ・・・プログラム信号の反転信号、Ｑｌｌ・・・１
ＭＯ３）−ランジスタ、Ｑｌ２・・・ｎＭＯＳトランジ
スタ、Ｑｌ３．Ｑｌ４．Ｑｌ５・−ｎＭＯＳトランジス
タ、Ｑｌ６．Ｑｌ７・・・ｐ Ｍ ＯＳ １−ランジス
タ、Ｑｌ８・・・ｎＭＯＳトランジスタ、Ｑ２１・・・
ｎＭＯＳトランジスタ、Ｑ２２．Ｑ２３・・−ｎＭＯＳ
トランジスタ、Ｑ２４・・・ｐＭＯＳトランジスタ、Ｖ
ＤＤ・・・第１の電源電圧（又は端子）、Ｖｐｐ・・・
第２の電源電圧（又は端子）。 ７′７゛ロデフ４イ巳号
図は従来の一例の主要部を示す回路図である。 Ａ１〜Ａｎ・・・アドレス信号、ＤＥＣ・・・デコーダ
、ＩＶＩｌ、ＩＶＩ２・・・ＣＭＯ３型のインバータ、
ＮＡＩ １．ＮＡ２１・・・ＣＭＯ３型のＮＡＮＤ回路
、０１，０２・・・出力端子、Ｐ・・・プログラム信号
、ｐ・・・プログラム信号の反転信号、Ｑｌｌ・・・１
ＭＯ３）−ランジスタ、Ｑｌ２・・・ｎＭＯＳトランジ
スタ、Ｑｌ３．Ｑｌ４．Ｑｌ５・−ｎＭＯＳトランジス
タ、Ｑｌ６．Ｑｌ７・・・ｐ Ｍ ＯＳ １−ランジス
タ、Ｑｌ８・・・ｎＭＯＳトランジスタ、Ｑ２１・・・
ｎＭＯＳトランジスタ、Ｑ２２．Ｑ２３・・−ｎＭＯＳ
トランジスタ、Ｑ２４・・・ｐＭＯＳトランジスタ、Ｖ
ＤＤ・・・第１の電源電圧（又は端子）、Ｖｐｐ・・・
第２の電源電圧（又は端子）。 ７′７゛ロデフ４イ巳号
Claims (1)
- 第１の電源電圧で動作するアドレスデコーダの一つの出
力端子に入力端子を接続され書き込みモードでアクティ
ブとなるプログラム信号を受けて導通する伝達ゲートと
、前記伝達ゲートの出力端子と接地端子との間に挿入さ
れ前記プログラム信号の反転信号を受けて導通する第１
の半導体スイッチと、前記伝達ゲートと前記第１の半導
体スイッチの接続点に入力端子を接続された第１のＣＭ
ＯＳインバータ及び前記プログラム信号を受けて導通す
る第２の半導体スイッチを直列接続して第２の電源端子
と接地端子間に挿入したレシオ回路と、前記第１のＣＭ
ＯＳインバータの出力電圧が前記第２の電源電圧より低
いことを検出して前記第１のＣＭＯＳインバータの入力
端子電圧を前記第２の電源電圧に引き上げる帰還回路と
、前記第１のＣＭＯＳインバータの出力端子に入力端子
を接続され前記第２の電源端子と接地端子間に挿入され
た第２のＣＭＯＳインバータとを含んでなることを特徴
とするＥＰＲＯＭのワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118765A JPS62275397A (ja) | 1986-05-22 | 1986-05-22 | Ｅｐｒｏｍのワ−ド線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118765A JPS62275397A (ja) | 1986-05-22 | 1986-05-22 | Ｅｐｒｏｍのワ−ド線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62275397A true JPS62275397A (ja) | 1987-11-30 |
Family
ID=14744508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118765A Pending JPS62275397A (ja) | 1986-05-22 | 1986-05-22 | Ｅｐｒｏｍのワ−ド線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62275397A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412331A (en) * | 1992-10-31 | 1995-05-02 | Samsung Electronics Co., Ltd. | Word line driving circuit of a semiconductor memory device |
| JPH097381A (ja) * | 1995-06-22 | 1997-01-10 | Nec Corp | 半導体装置 |
-
1986
- 1986-05-22 JP JP61118765A patent/JPS62275397A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412331A (en) * | 1992-10-31 | 1995-05-02 | Samsung Electronics Co., Ltd. | Word line driving circuit of a semiconductor memory device |
| JPH097381A (ja) * | 1995-06-22 | 1997-01-10 | Nec Corp | 半導体装置 |
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