JP3052433B2 - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JP3052433B2 JP3052433B2 JP3153646A JP15364691A JP3052433B2 JP 3052433 B2 JP3052433 B2 JP 3052433B2 JP 3153646 A JP3153646 A JP 3153646A JP 15364691 A JP15364691 A JP 15364691A JP 3052433 B2 JP3052433 B2 JP 3052433B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level shift
- shift circuit
- level
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はレベルシフト回路に関す
る。
る。
【０００２】
【従来の技術】レベルシフト回路１２は図３に示すよう
に、集積回路３０内の５Ｖ系論理回路１１と１２Ｖ系論
理回路１３の論理信号レベルの変換に用いられている。
そして通常は５Ｖ系の電圧が低下すると初期化設定のリ
セット信号ＳＲを出力する５Ｖ系のＰＯＣ（パワー・オ
ン・クリヤ）回路１４により入力信号ＳＩも出力信号Ｓ
Ｏも“Ｌ”レベルに固定される。
に、集積回路３０内の５Ｖ系論理回路１１と１２Ｖ系論
理回路１３の論理信号レベルの変換に用いられている。
そして通常は５Ｖ系の電圧が低下すると初期化設定のリ
セット信号ＳＲを出力する５Ｖ系のＰＯＣ（パワー・オ
ン・クリヤ）回路１４により入力信号ＳＩも出力信号Ｓ
Ｏも“Ｌ”レベルに固定される。
【０００３】従来のレベルシフト回路１２の電源１２Ｖ
系回路２０ａは図４に示すように、Ｎ形ＭＯＳトランジ
スタＮ１およびＰ形ＭＯＳトランジスタＰ１を共通ドレ
イン端Ｄ１を介して縦続接続したＭＯＳインバータ１
と、それと同様の構造のＭＯＳインバータ２とを、１２
Ｖ電源端Ｔ１２と接地電位点Ｇとの間に並列に接続して
いる。
系回路２０ａは図４に示すように、Ｎ形ＭＯＳトランジ
スタＮ１およびＰ形ＭＯＳトランジスタＰ１を共通ドレ
イン端Ｄ１を介して縦続接続したＭＯＳインバータ１
と、それと同様の構造のＭＯＳインバータ２とを、１２
Ｖ電源端Ｔ１２と接地電位点Ｇとの間に並列に接続して
いる。
【０００４】二つの共通ドレイン端Ｄ１，Ｄ２はそれぞ
れ相対するＭＯＳインバータ１，２のそれぞれ上段側で
あるＰ形トランジスタＰ２，Ｐ１のゲート端Ｇ２，Ｇ１
に接続して交差帰還動作をする。下段側のＮ形トランジ
スタＮ１，Ｎ２のゲート端ＧＮ１，ＧＮ２は電源５Ｖ系
回路１０のインバータＩを介して接続されている。
れ相対するＭＯＳインバータ１，２のそれぞれ上段側で
あるＰ形トランジスタＰ２，Ｐ１のゲート端Ｇ２，Ｇ１
に接続して交差帰還動作をする。下段側のＮ形トランジ
スタＮ１，Ｎ２のゲート端ＧＮ１，ＧＮ２は電源５Ｖ系
回路１０のインバータＩを介して接続されている。
【０００５】次に回路の動作を説明すると、５Ｖ系論理
回路１０から供給される入力信号ＳＩが“Ｌ”レベルの
とき交差対のトランジスタＮ１，Ｐ２がオフとなり、ト
ランジスタＮ２，Ｐ１はオンとなるので、出力端子ＴＯ
の出力信号ＳＯは“Ｌ”レベルとなる。
回路１０から供給される入力信号ＳＩが“Ｌ”レベルの
とき交差対のトランジスタＮ１，Ｐ２がオフとなり、ト
ランジスタＮ２，Ｐ１はオンとなるので、出力端子ＴＯ
の出力信号ＳＯは“Ｌ”レベルとなる。
【０００６】また入力信号ＳＩが５Ｖ系の“Ｈ”レベル
のときは逆にトランジスタ対のＮ１，Ｐ２がオフとな
り、トランジスタ対のＮ２，Ｐ１がオンなるため、出力
端ＴＯは１２Ｖ系の“Ｈ”レベルが出力し、入力信号の
“Ｈ”５Ｖが１２Ｖ電源の“Ｈ”１２Ｖにレベルシフト
されたことになる。
のときは逆にトランジスタ対のＮ１，Ｐ２がオフとな
り、トランジスタ対のＮ２，Ｐ１がオンなるため、出力
端ＴＯは１２Ｖ系の“Ｈ”レベルが出力し、入力信号の
“Ｈ”５Ｖが１２Ｖ電源の“Ｈ”１２Ｖにレベルシフト
されたことになる。
【０００７】
【発明が解決しようとする課題】この従来のレベルシフ
ト回路では、低圧系電源の電位が投入時に十分に立ち上
がらない時に、下段側のＭＯＳトランジスタのゲート端
間に挿入されている低電位系のインバータが動作せず、
両方のＭＯＳインバータの下段側のＭＯＳトランジスタ
が同時にオフしており動作が不安定になるという問題が
あった。
ト回路では、低圧系電源の電位が投入時に十分に立ち上
がらない時に、下段側のＭＯＳトランジスタのゲート端
間に挿入されている低電位系のインバータが動作せず、
両方のＭＯＳインバータの下段側のＭＯＳトランジスタ
が同時にオフしており動作が不安定になるという問題が
あった。
【０００８】本発明の目的は、電源投入時にも動作の安
定なレベルシフト回路を提供することにある。
定なレベルシフト回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のレベルシフト回
路は、高電圧系電源端と接地電位点との間に並列接続さ
れかつそれぞれの共通ドルイン端が互に相対する上段ト
ランジスタのゲート端に交差帰還接続されている二つの
ＭＯＳインバータを有して下段トランジスタのゲート端
に低レベル信号を入力して前記共通ドレイン端から高レ
ベル信号を出力するレベルシフト回路において、前記高
レベル信号の出力側の前記共通ドレイン端と前記接地電
位点との間に微小電流バイパス回路を付加して構成され
ている。
路は、高電圧系電源端と接地電位点との間に並列接続さ
れかつそれぞれの共通ドルイン端が互に相対する上段ト
ランジスタのゲート端に交差帰還接続されている二つの
ＭＯＳインバータを有して下段トランジスタのゲート端
に低レベル信号を入力して前記共通ドレイン端から高レ
ベル信号を出力するレベルシフト回路において、前記高
レベル信号の出力側の前記共通ドレイン端と前記接地電
位点との間に微小電流バイパス回路を付加して構成され
ている。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
のレベルシフト回路の電源１２Ｖ系回路２０は図５に示
した従来のレベルシフト回路の電源１２Ｖ系回路２０ａ
の出力側ＭＯＳインバータ２の共通ドレイン端Ｄ２と接
地電位点Ｇとの間に高抵抗Ｒ１を有する電流バイパス回
路３を付加して構成されている。
る。図１は本発明の一実施例の回路図である。本実施例
のレベルシフト回路の電源１２Ｖ系回路２０は図５に示
した従来のレベルシフト回路の電源１２Ｖ系回路２０ａ
の出力側ＭＯＳインバータ２の共通ドレイン端Ｄ２と接
地電位点Ｇとの間に高抵抗Ｒ１を有する電流バイパス回
路３を付加して構成されている。
【００１１】次に回路の動作を説明する。通常の動作時
は、入力信号ＳＩが“Ｌ”のとき、トランジスタ対のＮ
１，Ｐ２がオフで、トランジスタ対のＮ２，Ｐ１がオン
状態となるため、出力信号ＳＯは“Ｌ”となり、また、
入力信号ＳＩが“Ｈ”のときトランジスタ対のＮ１，Ｐ
２がオンでトランジスタ対のＮ２，Ｐ１がオフとなるた
め出力信号ＳＯは第１の高電位側であるＶＤのレベルの
“Ｈ”となる。
は、入力信号ＳＩが“Ｌ”のとき、トランジスタ対のＮ
１，Ｐ２がオフで、トランジスタ対のＮ２，Ｐ１がオン
状態となるため、出力信号ＳＯは“Ｌ”となり、また、
入力信号ＳＩが“Ｈ”のときトランジスタ対のＮ１，Ｐ
２がオンでトランジスタ対のＮ２，Ｐ１がオフとなるた
め出力信号ＳＯは第１の高電位側であるＶＤのレベルの
“Ｈ”となる。
【００１２】また仮にインバータＩに供給される電源電
圧が５Ｖに達しないとインバータＩは動作せず、従って
Ｎ形ＭＯＳトランジスタＮ１とＮ２が同時にオフ状態の
ときでも、電流バイパス回路３があるために出力端子Ｔ
Ｏの電位は初期方向“Ｌ”に固定される。
圧が５Ｖに達しないとインバータＩは動作せず、従って
Ｎ形ＭＯＳトランジスタＮ１とＮ２が同時にオフ状態の
ときでも、電流バイパス回路３があるために出力端子Ｔ
Ｏの電位は初期方向“Ｌ”に固定される。
【００１３】電流バイパス回路３が図２（ａ），（ｂ）
に示す定電流バイパス回路３ａ，３ｂの場合も同様に動
作する。本実施例の定電流バイパス回路３ａ，３ｂは図
１の電流バイパス回路３よりもバイパス電流の設定が安
定にできる。
に示す定電流バイパス回路３ａ，３ｂの場合も同様に動
作する。本実施例の定電流バイパス回路３ａ，３ｂは図
１の電流バイパス回路３よりもバイパス電流の設定が安
定にできる。
【００１４】
【発明の効果】以上説明したように本発明は、接地電位
点と出力端子間に電流バイパス回路を付加したので、電
源投入時に低圧側電源の電圧が十分に立ち上がらない時
でも、レベルシフト回路の出力信号が安定するという効
果を有する。
点と出力端子間に電流バイパス回路を付加したので、電
源投入時に低圧側電源の電圧が十分に立ち上がらない時
でも、レベルシフト回路の出力信号が安定するという効
果を有する。
【図１】本発明の一実施例の回路図である。
【図２】（ａ），（ｂ）は図１の電流バイパス回路の他
の実施例の回路図である。
の実施例の回路図である。
【図３】レベルシフト回路を有する集積回路の一例のブ
ロック図である。
ロック図である。
【図４】従来のレベルシフト回路の一例の回路図であ
る。
る。
１，２ ＭＯＳインバータ ３ 電流バイパス回路 ３ａ，３ｂ 定電流バイパス回路 １０ 電源５Ｖ系回路 ２０ 電源１２Ｖ系回路 Ｎ１〜Ｎ５ Ｎ形ＭＯＳトランジスタ Ｐ１，Ｐ２ Ｐ形ＭＯＳトランジスタ Ｇ 接地電位点 Ｔ１２ １２Ｖ電源端子 Ｉ インバータ Ｄ１，Ｄ２ 共通ドレイン端 Ｒ１ 高抵抗 Ｇ１，Ｇ２ ゲート端 ＳＩ 入力信号 ＳＯ 出力信号
Claims (2)
- 【請求項１】 高電圧系電源端と接地電位点との間に並
列接続されかつそれぞれの共通ドレイン端が互に相対す
る上段トランジスタのゲート端に交差帰還接続されてい
る二つのＭＯＳインバータを有し下段トランジスタのゲ
ート端に低レベル信号を入力して前記共通ドレイン端か
ら高レベル信号を出力するレベルシフト回路において、
前記高レベル信号の出力側の前記共通ドレイン端と前記
接地電位点との間に微小電流バイパス回路を付加したこ
とを特徴とするレベルシフト回路。 - 【請求項２】 前記電流バイパス回路がトランジスタ定
電流回路を有することを特徴とする請求項１記載のレベ
ルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153646A JP3052433B2 (ja) | 1991-06-26 | 1991-06-26 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153646A JP3052433B2 (ja) | 1991-06-26 | 1991-06-26 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057151A JPH057151A (ja) | 1993-01-14 |
| JP3052433B2 true JP3052433B2 (ja) | 2000-06-12 |
Family
ID=15567087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153646A Expired - Fee Related JP3052433B2 (ja) | 1991-06-26 | 1991-06-26 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052433B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4040065B2 (ja) | 2006-01-24 | 2008-01-30 | 塩野義製薬株式会社 | 容器の詰め物 |
| JP5012208B2 (ja) * | 2006-06-09 | 2012-08-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
| JP5403097B2 (ja) * | 2006-06-09 | 2014-01-29 | 富士通セミコンダクター株式会社 | レベルコンバータ |
| JP5090083B2 (ja) | 2007-06-29 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-06-26 JP JP3153646A patent/JP3052433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057151A (ja) | 1993-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663584A (en) | Intermediate potential generation circuit | |
| JP2616142B2 (ja) | 出力回路 | |
| JPH03235517A (ja) | スイッチ回路 | |
| US20050127977A1 (en) | Semiconductor device | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| US6111425A (en) | Very low power logic circuit family with enhanced noise immunity | |
| JPH0338873A (ja) | 集積回路 | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| EP0346898B1 (en) | Power supply switching circuit | |
| US5057713A (en) | Bipolar MOS logic circuit and semiconductor integrated circuit | |
| JP3052433B2 (ja) | レベルシフト回路 | |
| US20030189452A1 (en) | Delay circuit and semiconductor device using the same | |
| JP2769653B2 (ja) | 反転回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP3165751B2 (ja) | 半導体集積回路装置 | |
| KR970003257A (ko) | 반도체 메모리 장치 | |
| JP3967248B2 (ja) | レベルシフト回路 | |
| JPH0918328A (ja) | 電圧レベルシフト回路 | |
| JPH0437217A (ja) | 論理レベル変換回路 | |
| US5430398A (en) | BiCMOS buffer circuit | |
| JP2001044819A (ja) | 高電圧出力インバーター | |
| JP3612991B2 (ja) | 出力バッファ回路 | |
| JP2002026715A (ja) | レベルシフト回路 | |
| JPH09116419A (ja) | レベルシフタ回路 | |
| JPH02283123A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080407 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |