KR960038979A - 외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어할 수 있는 다이나믹형 반도체 기억장치 - Google Patents
외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어할 수 있는 다이나믹형 반도체 기억장치 Download PDFInfo
- Publication number
- KR960038979A KR960038979A KR1019960011865A KR19960011865A KR960038979A KR 960038979 A KR960038979 A KR 960038979A KR 1019960011865 A KR1019960011865 A KR 1019960011865A KR 19960011865 A KR19960011865 A KR 19960011865A KR 960038979 A KR960038979 A KR 960038979A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- input
- internal
- control signal
- output control
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
리프레시동작에 따라 기억정보를 리라이트를 위해 입출력제어신호를 입력하는 CMOS버퍼회로를 포함하는 다이나믹형 반도체기억장치에 관한 것으로, 관통전류를 발생하지 않고 저소비전류화를 도모하기 위해, 외부신호에 의해 대기상태, 셀프리프레시상태 및 리드/라이트 동작상태의 3개의 동작모드가 지정가능한 다이나믹형 반도체기억장치로서, 외부신호에 따라서 3개의 동작모드 중의 어느 1개를 지정하는 내부신호를 출력하는 타이밍 신호발생수단, 내부신호와 외부 입출력제어신호를 받아서 내부 입출력제어신호를 출력하는 제어신호 입력버퍼 수단과 내부 입출력제어신호에 따라서 외부와 데이타의 입출력을 실행하는 데이타 입출력버퍼수단을 구비하며, 제어신호 입력버퍼수단은 내부신호에 의해 제어되고, 외부 입출력제어신호를 받아서 리드/라이트동작상태인 경우는 대응하는 입출력제어신호를 출력하고, 대기 상태 및 셀프리프레시상태인 경우는 폐쇄상태로 되는 제1의 CMOS 논리게이트회로를 포함하는 구성으로 하였다.
이러한 구성으로 하는 것에 의해, 외부 입출력제어신호 EXTZWE의 레벨에 관계없이 관통전류가 생기지 않고, 또 외부 입출력제어신호의 변동이 내부 입출력제어신호에 미치는 영향을 작게 할 수 있다는 효과가 얻어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 다이나믹 반도체기억장치에 있어서의 외부 입출력제어신호 입력버퍼회로의 구성을 도시한 개략적인 블럭도, 제2도는 본 발명에 따른 외부 입출력제어신호 입력버퍼회로의 회로구성을 도시한 상세 회로도, 제3도는 본 발명에 따른 다이나믹형 반도체기억장치의 구성을 도시한 개략적인 블럭도.
Claims (5)
- 외부신호에 의해 대기상태, 셀프리프레시상태 및 리드/라이트 동작상태의 3개의 동작모드가 지정가능한 다이나믹형 반도체기억장치로서, 상기 외부신호에 따라서 상기 3개의 동작모드 중의 어느 1개를 지정하는 내부신호를 출력하는 타이밍 신호발생수단(400), 상기 내부신호와 외부 입출력제어신호를 받아서 내부 입출력제어신호를 출력하는 제어신호 입력버퍼 수단(100)과 상기 내부 입출력제어신호에 따라서 외부와 데이타의 입출력을 실행하는 데이타 입출력버퍼수단을 구비하며, 상기 제어신호 입력버퍼수단(100)은 상기 내부신호에 의해 제어되고, 상기 외부 입출력제어신호를 받아서 상기 리드/라이트동작상태인 경우는 대응하는 상기 내부입출력제어신호를 출력하고, 상기 대기상태 및 셀프리프레시상태인 경우는 폐쇄상태로 되는 제1의 CMOS 논리게이트회로(204)를 포함하는 다이나믹형 반도체 기억장치.
- 제1외부신호 및 제2외부신호의 신호레벨의 조합에 의해 대기상태, 셀프리프레시 상태 및 리드/라이트동작 상태의 3개의 동작모드가 지정가능한 다이나믹형 반도체기억장치로서, 상기 제1외부신호 및 상기 제2외부신호에 따라서, 각각에 대응하는 제1내부신호(ZRASF) 및 제2내부신호(ZCASF)와 셀프리프레시 모드 신호(ZBBU)를 출력하는 타이밍신호 발생수단(400), 상기 제1내부신호, 상기 제2내부신호, 상기 셀프리프레시 모드신호 및 외부입출력 제어신호(EXTZWE)를 받아서 내부입출력 제어신호(S)를 출력하는 제어신호 입력버퍼수단(100)과 상기 내부입출력 제어신호에 따라서, 외부와 데이타의 입출력을 실행하는 데이타입출력 버퍼수단을 구비하며, 상기 제어신호 입력버퍼수단은 상기 제1내부신호, 상기 제2내부신호 및 상기 셀프리프레시 모드신호를 받아서 동작상태 검출신호(S)를 출력하는 제1논리게이트회로(202)와 상기 동작상태 검출신호에 의해 제어되고, 상기 외부입출력 제어신호를 받아서 상기 리드/라이트 동작상태의 경우는 대응하는 상기 내부입출력 제어신호를 출력하고, 대기상태 및 셀프리프레시상태의 경우는 폐쇄상태로 되는 제2CMOS 논리게이트회로(204)를 포함하는 다이나믹 반도체기억장치.
- 제2항에 있어서, 상기 제어신호 입력버퍼수단은 상기 제2CMOS 논리게이트회로의 출력신호를 받아서 상기 출력신호레벨의 유지동작을 실행하는 래치회로(302)와 상기 래치회로의 출력을 받아서 상기 내부입출력 제어신호를 출력하는 구동회로(304)를 또 포함하는 다이나믹 반도체기억장치.
- 제2항에 있어서, 상기 제1외부신호는 행스트로브신호를 포함하고, 상기 제2외부신호는 열스트로브신호를 포함하고, 상기 제1노리회로는 상기 제1내부신호 및 상기 제2내부신호를 받는 제1NAND회로(212)와 상기 제1NAND회로의 출력 및 상기 셀프리프레시 모드신호를 받는 제2NAND회로(214)를 포함하고, 상기 제2CMOS 논리게이트회로는 상기 제2NAND회로의 출력 및 상기 외부입출력 제어신호를 받는 CMOS NOR회로(216)인 다이나믹 반도체기억장치.
- 제3항에 있어서, 상기 제1외부신호는 행스트로브신호를 포함하고, 상기 제2외부신호는 열스트로브신호를 포함하고, 상기 제1논리회로는 상기 제1내부신호 및 상기 제2내부신호를 받는 제1NAND회로(212)와 상기 제1NAND 논리게이트회로는 상기 제2NAND회로의 출력 및 상기 외부입출력 제어신호를 받는 CMOS NOR회로(216)인 다이나믹 반도체기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7102473A JPH08297969A (ja) | 1995-04-26 | 1995-04-26 | ダイナミック型半導体記憶装置 |
JP95-102473 | 1995-04-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960038979A true KR960038979A (ko) | 1996-11-21 |
KR100191023B1 KR100191023B1 (ko) | 1999-06-15 |
Family
ID=14328430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960011865A KR100191023B1 (ko) | 1995-04-26 | 1996-04-19 | 외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어 할 수 있는 다이나믹형 반도체 기억장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5619457A (ko) |
JP (1) | JPH08297969A (ko) |
KR (1) | KR100191023B1 (ko) |
DE (1) | DE19605826C2 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100301036B1 (ko) * | 1997-06-26 | 2001-09-03 | 윤종용 | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5663919A (en) * | 1996-02-28 | 1997-09-02 | Micron Technology, Inc. | Memory device with regulated power supply control |
US6433607B2 (en) * | 1998-01-21 | 2002-08-13 | Fujitsu Limited | Input circuit and semiconductor integrated circuit having the input circuit |
US6334167B1 (en) | 1998-08-31 | 2001-12-25 | International Business Machines Corporation | System and method for memory self-timed refresh for reduced power consumption |
KR100324820B1 (ko) | 1999-06-29 | 2002-02-28 | 박종섭 | 싱크로너스 메모리 소자 |
KR100324821B1 (ko) | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치 |
KR100502659B1 (ko) | 2002-10-31 | 2005-07-22 | 주식회사 하이닉스반도체 | 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치 |
US20060227626A1 (en) * | 2005-04-11 | 2006-10-12 | Hynix Semiconductor Inc. | Input buffer circuit of semiconductor memory device |
-
1995
- 1995-04-26 JP JP7102473A patent/JPH08297969A/ja active Pending
-
1996
- 1996-01-22 US US08/589,687 patent/US5619457A/en not_active Expired - Fee Related
- 1996-02-16 DE DE19605826A patent/DE19605826C2/de not_active Expired - Fee Related
- 1996-04-19 KR KR1019960011865A patent/KR100191023B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100301036B1 (ko) * | 1997-06-26 | 2001-09-03 | 윤종용 | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 |
Also Published As
Publication number | Publication date |
---|---|
KR100191023B1 (ko) | 1999-06-15 |
JPH08297969A (ja) | 1996-11-12 |
DE19605826A1 (de) | 1996-10-31 |
US5619457A (en) | 1997-04-08 |
DE19605826C2 (de) | 2001-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960012013A (ko) | 동기형 반도체 기억 장치 | |
US5848015A (en) | Bitline precharge halt access mode for low power operation of a memory device | |
KR960025733A (ko) | 디램(dram) 리프레쉬 회로 | |
KR100225954B1 (ko) | 전력 절감용 반도체 메모리 소자 | |
KR950007089A (ko) | 진폭이 작은 고속 입력 신호에 응답하는 저전력 소비 신호 입력 회로를 갖고 있는 반도체 집적 회로 장치 | |
JP3681877B2 (ja) | 半導体装置の内部クロック発生回路及び内部クロック発生方法 | |
KR19990003680A (ko) | 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치 | |
KR960038979A (ko) | 외부 입출력제어신호에 대한 입력버퍼회로의 관통전류를 제어할 수 있는 다이나믹형 반도체 기억장치 | |
KR920702533A (ko) | 초기화 셋팅 회로와 이것을 이용한 반도체 메모리 장치 | |
KR100378690B1 (ko) | 대기전류를감소시킨반도체메모리용고전원발생장치 | |
US5260901A (en) | Output circuit of semiconductor memory device | |
KR960025776A (ko) | 셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치 | |
KR950004283A (ko) | 반도체 메모리 장치 | |
JP3633996B2 (ja) | 半導体装置 | |
KR920022297A (ko) | 다이너믹 랜덤 액세스 메모리 장치 | |
KR100665408B1 (ko) | 반도체 메모리 장치의 차동 증폭기 제어회로 | |
KR100219491B1 (ko) | 자동 프리차지 뱅크 선택 회로 | |
KR100191022B1 (ko) | 반도체 집적회로 장치 | |
JPH11297072A (ja) | 半導体記憶装置とその制御方法 | |
KR100427033B1 (ko) | 반도체메모리장치의워드라인구동장치및그방법 | |
US5963501A (en) | Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices | |
JP4031546B2 (ja) | 半導体装置 | |
KR970008503B1 (ko) | 셀프 리프레쉬 구동회로 | |
KR0172233B1 (ko) | 분배형 리프레쉬 모드 제어회로 | |
JP3416712B2 (ja) | 同期型半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20040109 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |