KR960025733A - 디램(dram) 리프레쉬 회로 - Google Patents

디램(dram) 리프레쉬 회로 Download PDF

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Abstract

본 발명은 DRAM(Dynamic Random Access Memory) 리프레쉬에 관한 것으로, 특히 DRAM을 사용하는 켄트롤러에 있어서, 메모리 액세스와 리프레쉬 동작을 효율적으로 수행하여 메모리 액세스 특성을 향상시키는데 적당하도록 한 DRAM 리프레쉬 회로에 관한 것이다
상기와 같은 본 발명의 DRAM 리프레쉬 회로는 CPU의 제어로 정상모드 동작을 선택 제어하는 컨트롤 로직과, 상기 컨트롤 로직의 제어 신호에 의해 메모리 쓰기와 읽기 동작을 액세스하는 읽기 버퍼 회로, 쓰기 버퍼회로와, 해당DRAM의 리프레쉬 타이머 값을 저장 출력하는 타이더 레지스터와, DRAM의 용량값을 저장 출력하는 X레지스터와, 리스페쉬 동작시의 해당 리프레쉬 동작의 카운터 값을 저장 출력하는 리프레쉬 카운터 레지스터와 상기 타이머 레지스터의 출력값과 타이머 클럭을 입력으로하여 리프레쉬 동작 시간을 카운팅하는 타이머와, 상기 리프레쉬 카운터 레지스터의 출력과 리프레쉬 카운터 클럭을 받아 리프레쉬 동작을 카운팅하는 리프레쉬 카운터와, 상기 리프레쉬 카운터와 타이머와 X레지스터의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기와 상기 컨트롤 로직과 비교기의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부와, 상기 우선순위 회로부의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부를 포함하여 이루어진다.

Description

디램(DRAM) 리프레쉬 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 리프레쉬 회로의 구성을 나타낸 블럭도.

Claims (4)

  1. 시스템 전체를 제어하는 CPU와 상기 CPU의 제어로 정상모드 동작을 선택 제어하는 컨트롤 로직과, 상기 컨트롤 로직의 제어 신호에 의해 메모리 쓰기와 읽기 동작을 액세스하는 읽기 버퍼 회로, 쓰기 버퍼 회로와, 해당 DRAM의 리프레쉬 타이머 값을 저장 출력하는 타이머 레지스터와, DRAM의 용량값을 저장 출력하는 X레지스터와, 리프레쉬 동작시의 해당 리프레쉬 동작의 카운터 값을 저장 출력하는 리프레쉬 카운터 레지스터와, 상기 타이머 레지스터의 출력값과 타이머 클럭을 입력으로하여 리프레쉬 동작 시간을 카운팅하는 타이머와, 상기 리프레쉬 카운터 레지스터의 출력과 리프레쉬 카운터 클럭을 받아 리프레쉬 동작을 카운팅하는 리프레쉬 카운터와, 상기 리프레쉬 카운터와 타이머와 X레지스터의 출력 신호를 비교하여 리프레쉬 인에이블 신호를 출력하는 비교기와 상기 컨트롤 로직과 비교기의 출력 신호를 입력으로 정상동작 모드와 리프레쉬 모드를 결정하는 우선 순위 회로부와, 상기 우선 순위 회로부의 선택에 의해 RAS 및 CAS 그리고 리프레쉬 카운터 클럭을 발생하는 메모리 제어 신호 발생부를 포함하여 구성되는 것을 특징으로 하는 DRAM 리프레쉬 회로.
  2. 제1항에 있어서, 리프레쉬 카운터에는 메모리 제어 신호 발생부의 리프레쉬 카운터 클럭이 입력되는 것을 특징으로 하는 DRAM 리프레쉬 회로
  3. 제1항에 있어서, 컨트롤 로직에는 비교기의 리프레쉬 인에이블 신호가 입력되는 것을 특징으로 하는 DRAM 리프레쉬 회로
  4. 제4항에 있어서, 비교기는 타이머 출력값이 리프레쉬 카운터 값+X레시스터 값보다 커지는 순간부터 리프레쉬 인에어블 신호를 출력하는 것을 특징으로 하는 DRAM 리프레쉬 회로
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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