KR100191022B1 - 반도체 집적회로 장치 - Google Patents

반도체 집적회로 장치 Download PDF

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KR100191022B1 KR1019960011867A KR19960011867A KR100191022B1 KR 100191022 B1 KR100191022 B1 KR 100191022B1 KR 1019960011867 A KR1019960011867 A KR 1019960011867A KR 19960011867 A KR19960011867 A KR 19960011867A KR 100191022 B1 KR100191022 B1 KR 100191022B1
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야스히꼬 쯔끼까와
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

다이나믹 랜덤 액세스 메모리에 있어서 FP모드와 EDO모드를 패드의 본딩접속에 의해 결정되는 소위 본딩 옵션에 의해 전환 가능한 반도체 집적회로 장치에 관한 것으로, 라이트버퍼 초기 활성화 신호의 타이밍을 변경하여 EDO모드시의 라이트동작의 고속화를 도모하기 위해, 로우어드레스 스트로브신호를 활성화한 상태를 유지하고 컬럼어드레스 스트로브신호 및 컬럼어드레스신호를 변화시켜 여러개의 메모리셀에 외부로 부터의 데이타를 라이트하는 제1 모드와 로우어드레스 스트로브신호를 활성화한 후 즉시 외부로 부터의 데이타를 입력하는 제2 모드를 전환하는 반도체 집적회로 장치로서, 제1 모드가 선택된 것에 따라서 제1 레벨로 되고, 제2 모드가 선택된 것에 따라서 제2 레벨로 되는 모드선택신호를 발생하는 모드선택신호 발생회로, 모드선택신호 발생수단에서 제1 레벨 신호가 발생된 것에 따라서 게이트를 폐쇄하고 제2 레벨신호가 발생된 것에 따라서 게이트를 개방하여 로우어드레스 스트로브신호를 출력하는 제1 게이트수단 및 제1 게이트수단으로 부터의 출력신호에 따라서 게이트를 개방하여 외부로 부터의 데이타를 수신하는 제2 게이트수단을 마련하였다.
이러한 구성으로 하는 것에 의해, EDO모드시의 라이트동작의 고속화를 도모할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로 장치
제1도는 본 발명의 1 실시예에 따른 전기 회로도.
제2도 제1도에 도시한 실시예의 동작을 설명하기 위한 타이밍도.
제3도 종래의 DRAM의 전체구성을 도시한 블럭도.
제4도 제3도의 라이트회로를 구체적으로 도시한 전기회로도.
제5도 제4도의 라이트회로의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
21 ~ 33 : 인버터 41 ~ 43, 48 : NAND 게이트
44 ~ 47 : NOR 게이트 49 : OR 게이트
50 : 트랜스미션 게이트 51 : 클럭 인버터
52 ~ 55 : n 채널 MOS 트랜지스터 56, 57 : 트랜스퍼 게이트
본 발명은 반도체 집적회로 장치에 관한 것이다. 특히, 본 발명은 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다)에 있어서 패드의 본딩접속에 의해 결정되는 소위 본딩 옵션에 의해서 FP(Fast Page)모드와 EDO(Extended Data Output)모드 사이가 전환 가능한 반도체 집적회로 장치에 관한 것이다.
제3도는 종래의 DRAM의 전체구성을 도시한 블럭도이다. 제3도에 있어서, 외부에서 입력되는 로우어드레스 스트로브신호 /RAS는 /RAS버퍼(1)에 공급된다. /RAS버퍼(1)은 내부 /RAS신호를 발생하여 어드레스 제어회로(4)에 공급한다. 어드레스 제어회로(4)는 내부 /RAS신호에 따라서 외부에서 입력된 로우어드레스신호를 어드레스버퍼(7)에 공급한다. 어드레스버퍼(7)이 X어드레스신호를 로우디코더(11)에 공급하는 것에 의해서 메모리셀(8)의 X어드레스가 지정된다.
로우어드레스 스트로브신호 /RAS가 입력된 후, 컬럼어드레스 스트로브신호 /CAS가 /CAS버퍼(2)에 입력되어 내부/CAS신호로 변환된다. 내부/CAS신호는 어드레스 제어회로(4), 라이트 제어회로(5) 및 리드 제어회로(6)에 입력된다. 어드레스 제어회로(4)는 내부 /CAS신호에 따라서 외부에서 입력된 컬럼어드레스신호를 어드레스버퍼(7)에 공급한다.
어드레스버퍼(7)가 컬럼어드레스신호에 따라 Y어드레스신호를 컬럼디코더(9)에 공급하는 것에 의하여 메모리셀(8)의 Y어드레스가 지정된다.
리드/라이트를 구별하기 위한 라이트인에이블신호 /WE가 /WE버퍼(3)에 공급되어 내부 /WE신호가 발생된다. 신호 /WE가 L레벨(논리 로우)인 것에 대응해서 라이트 제어회로(5)가 능동화되어 입력버퍼(14)내의 데이타가 라이트 드라이버(15)를 거쳐서 메모리셀(8)에 라이트된다. 리드 동작시에는 라이트인에이블신호 /WE가 H레벨로 되어 리드 제어회로(6)이 프리앰프(12)와 출력버퍼(13)을 활성화시킨다. 메모리셀(8)내의 데이타는 센스앰프(10)에 의해 리드되어 프리앰프(12) 및 출력버퍼(13)을 거쳐서 출력된다.
그러나, 지난 몇년동안 제3도에 도시한 바와 같은 DRAM에 있어서 동작의 고속화가 요구되어 여러가지 동작모드의 개발이 진행되어 왔다.
그러한 동작모드의 하나에 EDO모드가 있다. EDO모드는 FP모드를 더욱 고속화한 모드이다. 로우어드레스 스트로브신호 /RAS가 상승하고 나서 데이타가 출력될 때 까지의 시간 tRAC = 60nsec의 사양에 따르면 EDO모드의 사이클 시간은 25nsec로 되고, FP모드에 있어서의 사이클 시간은 47nsec에 비해 비약적으로 고속화되어 있다. 1침내에서 본딩과 패드의 접속 방법에 의해 결정되어 있는 소위 본딩 옵션에 의해서 이러한 요구속도가 다른 모드를 전환하기 위해, EDO모드와 FP모드 사이에서 내부회로의 동작을 변경할 필요가 있다. 특히, 컬럼어드레스 스트로브신호 /CAS가 L레벨인 폭(tCAS)의 사양은 FP모드에서 최소 15nsec인데 반해, EDO모드에서는 10nsec로 되어 있다. 이것은 컬럼어드레스 스트로브신호 /CAS가 L레벨로 되어 있는 기간 동안만 실행되는 라이트 동작에 대해서 매우 짧은 사양으로 되어 있다. 이하, 이것에 대해서 더욱 상세하게 설명한다.
제4도는 제3도의 DRAM의 라이트 제어회로, 입력버퍼, 라이트 드라이버 및 메모리셀의 일부의 데이타 라이트시스템을 도시한 전기회로도이다. 제4도에 있어서, 내부 로우어드레스 스토로브신호 ZRASF는 인버터(21)에 의해 반전되어 NAND게이트(41)의 한쪽의 입력단에 입력된다. 내부 컬럼어드레스 스트로브신호 ZCASF는 인버터(22)에 의해 반전되어 NAND게이트(42)의 한쪽의 입력단에 입력된다. NAND게이트(41)과 (42)는 RS플립플롭을 구성하고 있다. 내부 라이트 인에이블신호 ZWEF는 인버터(23)에 의해 반전되어 NAND게이트(43)의 한쪽의 입력단에 입력된다. 인버터(22)의 출력과 NAND게이트(42)의 출력도 NAND게이트(43)의 다른쪽의 입력단에 입력된다. NAND게이트(43)의 출력은 인버터(24)에 의해 반전되어 CASNW신호로 되어 인버터(25)에 공급되고, 또 CASNW신호는 인버터(25)에 의해 반전되어 NOR게이트(44)의 한쪽의 입력단에 입력된다. NOR게이트(44)의 다른쪽의 입력단에는 외부로 부터의 데이타 EXTDIN이 입력된다. NOR게이트(44)의 출력은 인버터(26)에 의해 반전되어 제3도에 도시한 입력버퍼(14)를 구성하는 트랜스미션 게이트(50)에 입력된다. 인버터(26)의 출력은 내부래치신호 ZDIL에 따라서 인버터(27)과 클럭 인버터(51)로 이루어지는 래치회로에 의해서 래치된다. 이 래치된 출력은 인버터(28) ~ (30)을 거쳐서 내부 입력 데이타신호 WDG로서 출력되어 라이트 버퍼(60)에 입력된다. 이 라이트 버퍼(60)은 메모리셀(8)내에 포함되어 있다.
상술한 내부 입력 데이타신호 WDG는 라이트 버퍼(60)내의 NOR게이트(46)의 한쪽의 입력단 및 인버터(33)에 입력된다. 내부 입력 데이타신호 WDG는 인버터(33)에 의해 반전되어 NOR게이트(45)의 한쪽의 입력단에 입력된다. 또, 라이트 인에이블신호 WBE는 인버터(32)에 의해 반전되어 NOR게이트(45), (46)의 각각의 다른쪽의 입력단에 입력된다. NOR게이트(45), (46)의 출력은 n채널 MOS트랜지스터(52) ~ (55)로 이루어지는 라이트버퍼를 거쳐서 I/O선 IO 및 ZIO에 부여된다.
I/O선 IO는 트랜스퍼 게이트(56)을 거쳐서 비트선BL에 접속되고, I/O선 ZIO는 트랜스퍼 게이트(57)을 거쳐서 비트선 ZBL에 접속된다. 트랜스퍼 게이트(56), (57)의 게이트에는 칩 선택신호 CSL이 입력된다.
제5도는 제4도에 도시한 라이트 회로의 동작을 설명하기 위한 타임도로서, 특히 FP모드에서 얼리 라이트 사이클(Early Write cycle)(컬럼어드레스 스트로브신호 /CAS가 로우일때 라이트 인에이블신호 WE가 L레벨인 상태)의 tCAS(컬럼어드레스 스트로브신호가 L레벨인 폭)가 충분히 클 때와 매우 작을 때를 도시한 것이다.
라이트 동작은 먼저 컬럼어드레스 스트로브신호 /CAS 및 라이트인에이블신호 /WE가 모두 L레벨로 되었을 때 부터 개시된다. 제5도(a)에 도시한 바와 같이 내부 로우어드레스 스토로브신호 ZRASF가 L레벨로 하강한 후, 내부 컬럼어드레스 스트로브신호 ZCASF 및 내부 라이트 인에이블신호 ZWEF가 각각 제5도(b), (c)에 도시한 바와 같이 L레벨로 되면, NAND게이트(43)의 출력이 L레벨로 되고 인버터(24)에 의해 반전된다. 제5도(e)에 도시한 바와 같이 CASNW신호가 H레벨로 되고, 외부로 부터의 데이타 입력 EXTDIN이 입력되는 NOR게이트(44)가 활성화된다. 이때, 내부 데이타 로드신호 ZDIL은 제5도(f)에 도시한 바와 같이 H레벨이므로, WDG신호는 제5도(g)에 도시한 바와 같이 H레벨로 된다. 그리고, CASNW신호가 H레벨인 것에 따라서 제5도(d)에 도시한 외부로 부터의 데이타입력 EXDIN이 WDG신호로서 전달된다.
데이타가 입력되고 나서 잠시후, L레벨인 내부 컬럼어드레스 스트로브신호 ZCASF 및 L레벨인 내부 라이트 스트로브신호 ZWEF에 의해 내부 데이타로드 신호 ZDIL이 제5도(f)에 도시한 바와 같이 L레벨로 되고 데이타가 입력버퍼(50)에 래치된다. 한편, 라이트 버퍼(60)을 활성화하는 신호 WBE도 L레벨인 내부 컬럼어드레스 스트로브신호 ZCASF 및 L레벨인 내부 라이트 인에이블신호 ZWEF에서 발생된다. WDG신호가 전달된 후 제5도(h)에 도시한 바와 같이 WBE신호가 H레벨로 되어 라이트 버퍼(60)을 활성화시킨다. 칩선택신호 CSL에 의해 선택된 비트선 BL에는 제5도(g)에 도시한 바와 같이 WDG신호의 H레벨 또는 L레벨에 대응한 데이타가 라이트된다.
WBE신호는 셀프타이머에 의해 H레벨로 되었을 때에 일정한 폭으로 되는 펄스신호이다. 이 펄스폭은 I/O선을 거쳐서 센스앰프(도시하지 않음)의 래치에 의해 결정되어 있는 비트선 BL, ZBL의 H레벨, L레벨을 반전시키기에 충분해야 한다. 그러나, WBE펄스는 내부 컬럼어드레스 스트로브신호 ZCASF에 의해 강제적으로 디스에이블되므로, 제5 도에 도시한 tCAS의 폭이 짧은 타이밍에서는 WBE신호가 H레벨로 되는 것에 대응해서 내부 컬럼어드레스 스트로브신호 ZCASF가 즉시 H레벨로 상승한다. 그 때문에, 비트선 BL, ZBL을 반전시키기 전에 라이트 버퍼(60)이 비활성으로 되어 라이트할 수 없게 된다.
상술한 바와 같이, 종래의 DRAM에 있어서의 FP모드에서는 tCAS의 사양이 충분히 길었기 때문에 상술한 문제점은 없었지만, 새로운 EDO모드에서는 tCAS의 사양이 매우 짧아지기 때문에, 내부 컬럼어드레스 스트로브신호 ZCASF가 너무 빨리 H레벨로 되는 것에 의해 라이트 버퍼의 활성기간을 충분히 취할 수 없게 되어 버리는 문제점이 있었다.
본 발명은 상기한 문제점을 감안해서 이루어진 것으로서, 본 발명의 목적은 라이트 버퍼 초기 활성화신호의 타이밍을 변경하여 EDO모드시의 라이트 동작의 고속화를 도모할 수 있는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 하나의 국면에 따르면, 본 발명의 반도체 집적회로 장치는 컬럼어드레스 스트로브신호와 컬럼어드레스신호의 레벨을 변화시켜 여러개의 메모리셀에 외부로 부터의 데이타를 라이트하는 제1 모드와 로우어드레스 스트로브신호를 활성화한 후 즉시 외부로 부터의 데이타를 입력하는 제2 모드를 전환한다. 또, 모드 선택 신호발생회로에서 제1 모드를 나타내는 신호가 발생되었을때 제1 게이트회로의 게이트를 폐쇄한다. 제2 모드를 나타내는 신호가 발생되었을 때는 제1 게이트회로를 개방하고, 이 제1 게이트회로의 출력신호에 따라서 제2 게이트회로를 개방하고 외부로 부터의 데이타를 입력한다.
따라서, 본 발명에 의하면, 예를 들면 EDO모드시의 라이트 동작의 고속화를 도모할 수 있다.
보다 바람직한 실시예에서는 모드신호 발생회로에서 제2 모드를 나타내는 신호가 발생된 것에 응답해서, 로우어드레스 스트로브신호와 컬럼어드레스 스트로브신호에 따라 논리회로에서 제1 모드를 구동하기 위한 신호가 출력된다. 제3 게이트회로에 의해서 제1 게이트회로의 출력 또는 논리회로의 출력이 제2 게이트회로에 입력된다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 이하 본 발명의 기술 및 첨부도면에 의해서 다욱 명확하게 될 것이다.
[실시예]
제1도는 본 발명의 1실시예에 따른 라이트 회로를 도시한 회로도이다.
이 제1도의 실시예는 제4도에 도시한 인버터(23) 및 (24) 대신에 NOR게이트(47) 및 OR게이트(49)가 각각 마련되어 있고, 또 NAND게이트(48)이 새로이 마련되어 있는 것 이외는 제4도의 실시예와 마찬가지로 해서 구성된다. NOR게이트(47)의 한쪽의 입력단에는 내부 라이트 인에이블신호 ZWEF가 입력되고, 다른쪽의 입력단에는 모드전환신호 MHYP가 입력된다. 이 모드전환신호 MHYP는 FP모드에서 L레벨로 되고 EDO모드에서 H레벨로 된다. 이 전환은 패드(57)를 전원라인에 접속하는가 또는 접지라인에 접속하는가에 의해서 실행된다.
NAND게이트(48)의 각각의 입력단에는 인버터(21)에 의해 반전된 내부 로우어드레스 스토로브신호 ZRASF, NAND게이트(42)의 출력, 모드전환신호 MHYP가 각각 입력된다. OR게이트(49)의 한쪽의 입력단에는 NAND게이트(48)의 출력이 입력되고 그의 다른쪽의 입력단에는 NAND게이트(43)의 출력이 인가된다.
제2도는 제1도에 도시한 실시예의 동작을 설명하기 위한 타이밍도이다.
우선, 모드전환신호 MHYP가 L레벨로 될 때 즉 FP모드일 때, NOR게이트(47)은 인버터로서 동작하고 NAND게이트(48)은 그의 게이트가 폐쇄되므로, 제4도에 도시한 종래의 예와 동일한 타이밍에서 동작한다. 즉, 라이트 동작은 제2도(b)에 도시한 바와 같이 내부 컬럼어드레스 스트로브신호 ZCASF가 L레벨일 때 개시된다. WBE펄스는 CASNW신호가 H레벨로 될 때까지의 지연, 외부 데이타 입력 EXTDIN이 WDG신호로서 전달될 때 까지의 지연 및 WBE펄스와 WDG신호변화의 상승 타이밍이 동일하기 때문에 반전된 WDG신호의 데이타 라이트를 억제하는 마진에 의해서 H레벨로 된다. FP모드시에는 tCAS사양이 충분하므로, 제5도에 도시한 tCAS가 짧은 타이밍은 FP모드에서는 있을 수 없다. 또, CASNW신호에 의해 외부 데이타 입력 EXTDIN의 NOR게이트(44)로 부터의 출력은 ZCAS F=L레벨, ZWEF=L레벨인 경우를 제외한 모든 시간에서 금지하고 있다. 이것은 통상 리드 모드시, 내부 데이타 입력 EXTDIN이 Dout에도 접속되어 있고 하이 임피던스상태로 되어 있으므로, NOR게이트(44)에 관통전류가 흐르는 것을 방지하기 위해서이다.
한편, 모드전환신호 MHYP가 H레벨일 때, 즉 EDO모드일 때 tCAS사양은 매우 작아지므로, FP모드와 동일한 회로에 의해서는 상술한 제4도에서와 같이 라이트하는 것이 불가능하게 된다. 이하, EDO모드에서의 동작에 대해서 설명한다. 우선, 모드전환신호 MHYP가 H레벨로 된 것에 따라서 NAND게이트(48)이 개방되어 인버터(21)에 의해 H레벨로 반전된 내부 로우어드레스 스트로브신호 ZRASF가 동시에 수신된다. NAND게이트(48)의 출력이 OR게이트(49)를 거쳐서 H레벨의 CASNW신호로서 출력된다. 그 결과, 내부 컬럼어드레스 스트로브신호 ZCASF가 제2도(b)에 도시한 바와 같이 L레벨이고 내부 라이트 인에이블신호 ZWEF가 제2도(c)에 도시한 바와 같이 L레벨로 되어 라이트 동작이 개시되면, 이미 NOR게이트(44)가 개방되어 외부 데이타 입력 EXTDIN이 NOR게이트(44)를 통과하므로, WDG의 데이타 입력이 촉진된다. 이것은 제2도(h)에 도시한 데이타 래치신호 ZDIL과 제2도(l)에 도시한 라이트 버퍼 인에이블신호 WBE의 활성화 타이밍도 데이타 입력이 촉진된 분만큼 빠르게 할 수 있다. 따라서, 내부 컬럼어드레스 스트로브신호 ZCASF의 L레벨로의 천이에 대해서 WBE신호가 H레벨로 상승하는 타이밍이 FP모드시보다 빨라지므로, 제2도의 tCAS과 같이 tCAS 최소 사양시에도 WBE펄스폭을 충분히 취할 수 있어, 라이트 동작의 고속화와 라이트 동작의 안정화를 도모할 수 있다.
상술한 바와 같이, FP모드와 EDO모드를 본딩 옵션에 의해 1칩에 내장한 DRAM에 있어서, 각각의 모드에 따라서 라이트 동작시의 데이타 입력 타이밍을 변화시키는 것에 의해, EDO모드시에 있어서 tCAS가 최소 사이클이라도 안정한 라이트 동작 및 고속화를 실현할 수 있다.
이상과 같이, 본 발명의 실시예에 의하면, 제1 레벨신호가 발생되었을 때 게이트를 폐쇄하고 제2 레벨신호가 발생되었을 때 게이트를 개방하여, 로우어드레스 스트로브신호를 출력한다. 이 신호에 따라서 게이트를 개방하여 외부로 부터의 데이타를 입력하도록 하였으므로, 로우어드레스 스트로브신호를 활성화한 후 즉시 외부로 부터의 데이타를 입력할 수 있다. 예를 들면, EDO모드시의 라이트 동작의 고속화를 도모할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 로우어드레스 스트로브신호를 활성화한 상태를 유지하고 컬럼어드레스 스트로브신호 및 컬럼어드레스신호를 변화시켜 여러개의 메모리셀에 외부로 부터의 데이타를 라이트하는 제1 모드와 로우어드레스 스트로브신호를 활성화한 후 즉시 외부로 부터의 데이타를 입력하는 제2 모드 사이를 전환하는 반도체 집적회로 장치로서, 상기 제1 모드가 선택된 것에 따라서 제1 레벨로 되고, 상기 제2 모드가 선택된 것에 따라서 제2 레벨로 되는 모드선택신호를 발생하는 모드선택신호 발생회로(57), 상기 모드선택신호 발생수단에서 상기 제1 레벨신호가 발생된 것에 따라서 게이트를 폐쇄하고 상기 제2 레벨신호가 발생된 것에 따라서 게이트를 개방하여 상기 로우어드레스 스트로브신호를 출력하는 제1 게이트수단(48) 및 상기 제1 게이트수단으로 부터의 출력신호에 따라서 게이트를 개방하여 상기 외부로 부터의 데이타를 수신하는 제2 게이트수단(44)을 구비한 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 모드선택신호 발생수단에서 발생된 상기 제2 레벨신호에 응답해서, 상기 로우어드레스 스트로브신호 및 상기 컬럼어드레스 스트로브신호에 따라 상기 제1 모드를 구동하기 위한 신호를 출력하는 논리회로수단(21, 22, 41, 42)과 상기 제1 게이트수단의 출력 또는 상기 논리회로수단의 출력을 상기 제2 게이트수단에 입력하는 제3 게이트수단(49)을 또 포함하는 반도체 집적회로 장치.
  3. 제2항에 있어서, 상기 논리회로수단은 RS플립플롭(41, 42)을 포함하는 반도체 집적회로 장치.
KR1019960011867A 1995-04-27 1996-04-19 반도체 집적회로 장치 KR100191022B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7103700A JPH08297965A (ja) 1995-04-27 1995-04-27 半導体集積回路装置
JP95-103700 1995-04-27

Publications (2)

Publication Number Publication Date
KR960038999A KR960038999A (ko) 1996-11-21
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880596A (en) * 1996-11-05 1999-03-09 Altera Corporation Apparatus and method for configuring integrated circuit option bits with different bonding patterns
US6034919A (en) * 1996-12-31 2000-03-07 Compaq Computer Corporation Method and apparatus for using extended-data output memory devices in a system designed for fast page mode memory devices
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
US5023843A (en) * 1988-10-27 1991-06-11 Texas Instruments Incorporated Bonding pad programmable integrated circuit
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置

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