KR960019728A - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 셀점유면적을 줄여 고집적화에 유리하도록 한 것이다.
본 발명은 반도체기판 소정영역에 형성된 트렌치 내벽에 형성된 유전체 막과, 상기 트렌치내에 매립되어 형성된 커패시터전극으로 이루어진 커패시터와; 상기 반도체기판상에 형성된 절연막의 상기 트렌치영역 상부에 형성된 개구부 측면 및 상기 커패시터전극 상부에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막, 상기 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극으로 이루어진 전송트랜지스터; 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 반도체 메모리장치를 제공함으로써 DRAM셀을 커패시터와 전송트랜지스터 및 비트라인이 수직으로 형성된 구조로 형성하여 셀 점유면적을 감소시켜 소자의 고집적화를 도모한다.

Description

반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 희한 DRAM셀의 단면구조도.

Claims (25)

  1. 반도체기판 소정영역에 형성된 트렌치 내벽에 형성된 유전체 막과, 상기 트렌치내에 매립되어 형성된 커패시터전극으로 이루어진 커패시터와; 상기 반도체기판상에 형성된 절연막의 상기 트렌치영역 상부에 형성된 개구부 측면 및 상기 커패시터전극 상부에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막, 상기 게이트절연막상에 형성되며 상기 절연막의 개구부내에 매립된 게이트전극으로 이루어진 전송트랜지스터; 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 커패시터의 유전체막은 상기 트렌치 내벽과 상기 전송트랜지스터의 채널층 하부의 상기 절연막의 개구부 측면 및 상기 절연막 상부에 걸쳐 형성된 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 전송트랜지스터는 박막트랜지스터로 이루어짐을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 채널층상부의 상기 도전층과 연결된 부분에 소오스가 형성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 채널층 하부의 상기 커패시터 전극과 연결된 부분에 드레인이 형성된 것을 특징으로 하는 반도체 메모리장치.
  6. 반도체기판상에 형성된 절연막의 소정영역에 형성된 개구부 하부의 측면에 형성된 측벽형태의 커패시터 제1전극과, 상기 커패시터 제1전극상에 형성된 유전체막 및 상기 상기 개구부의 하부영역에 매립되어 형성된 커패시터 제2전극으로 이루어진 커패시터와; 상기 커패시터 제2전극의 상부 및 상기 개구부 상부의 측면에 걸쳐 형성된 채널층과, 상기 채널층상에 형성된 게이트절연막 및 상기 게이트절연막상에 형성되며 상기 절연막과 개구부 상부영역내에 매립된 게이트전극으로 이루어진 전송트랜지스터; 및 상기 전송트랜지스터 상부에 형성되며 상기 전송트랜지스터의 게이트전극 상부에 절연막을 개재하여 상기 전송트랜지스터 상부에 형성된 소정의 도전층을 통해 상기 전송트랜지스터의 채널층과 연결된 비트라인을 포함하여 구성된 것을 특징으로하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 커패시터의 유전체 막은 상기 트렌치 내벽과 상기 전송트랜지스터의 채널층 하부의 상기 절연막의 개구부 측면 및 상기 절연막 상부에 걸쳐 형성된 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 전송트랜지스터는 박막트랜지스터로 이루어짐을 특징으르 하는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 채널층상부의 상기 도전층과 연결된 부분에 소오스가 형성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 채널층 하부의 상기 커패시터 전극과 연결된 부분에 드레인이 형성된 것을 특징으로 하는 반도체 메모리장치.
  11. 반도체기판상에 제1절연막을 형성하는 공정과 상기 제1절연막을 선택적으로 식각하여 개구부를 형성하는 공정, 상기 개구부 하부의 노출된 기판부위를 소정깊이로 식각하여 트렌치를 형성하는 공정, 상기 트렌치 및 개구부 내부를 포함한 제1절연막 전면에 유전체막을 형성하는 공정, 상기 트렌치내에 매몰되도록 커패시터 전극을 형성하는 공정, 상기 커패시터전극 상부 및 상기 유전체막 전면에 반도체층을 형성하는 공정, 상기 반도체층상에 게이트절연막을 형성하는 공정, 상기 개구부내에 매몰되도록 게이트전극을 형성하는 공정, 상기 게이트전극 상부에 제2절연막을 형성하는 공정, 상기 개구부영역 이외의 영역에 형성된 상기 반도체층 부위를 노출시키는 공정, 상기 반도체층 및 제2절연막상에 도전층을 형성하는 공정, 상기 도전층 및 반도체층을 소정 패턴으로 패터닝하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 상기 제3절연막을 선택적으로 식각하여 상기 도전층 표면부위를 노출시키는 개구부를 형성하는 공정, 상기 제3절연막 상부에 상기 개구부를 통해 상기 도전층과 연결되는 비트라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 커패시터전극은 상기 유전체 막을 형성한 후에 상기 트랜치 및 개구부가 매몰되도록 도전층을 기판전면에 형성한 다음 이를 기판 표면부위까지 에치백하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제12항에 있어서, 상기 도전층은 도우프드 폴리실리콘은 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제11항에 있어서, 상기 반도체층은 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  15. 제11항에 있어서, 상기 게이트전극은 상기 게이트절연막을 형성하는 공정후에 상기 개구부가 매몰되도록 기판 전면에 도전물질을 증착한 후 이를 에치백하여 형성하는 것은 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 제11항에 있어서 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것은 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제11항에 있어서, 상기 반도체층의 상기 도전층과 접속된 부분에 도전층의 불순물이 도핑되어 소오스가 셀프얼라인되어 형성되고, 반도체층 하부영역의 상기 커패시터전극과 접속된 부분에 커패시터전극의 불순물이 도핑되어 드레인이 셀프얼라인되어 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 반도체기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막은 선택적으로 식각하여 개구부를 형성하는 공정, 상기 개구부의 하부영역 측면에 측벽형태의 커패시터 제1전극을 형성하는 공정, 상기 개구부의 노출된 내벽부위 및 상기 커패시터 제1전극 측면에 유전체 막을 형성하는 공정, 상기 커패시터 제1전극이 형성된 개구부 영역에 매몰되도록 커패시터 제2전극을 형성하는 공정, 상기 커패시터 제2전극 상부 및 상기 유전체막 전면에 반도체 층을 형성하는 공정, 상기 반도체층상에 게이트절연막을 형성하는 공정, 상기 커패시터 제2전극 상부에 상기 개구부내에 매몰되도록 게이트전극을 형성하는 공정, 상기 게이트전극 상부에 제2절연막을 형성하는 공정, 상기 개구부영역 이외의 영역에 형성된 상기 반도체층 부위를 노출시키는 공정, 상기 반도체층 및 제2절연막상에 도전층을 형성하는 공정 상기 도전층 및 상기 노출된 반도체층을 소정패턴으로 패터닝하는 공정, 기판 전면에 제3절연막을 형성하는 공정, 상기 제3절연막을 선택적으로 식각하여 상기 도전층 표면부위를 노출시키는 개구부를 형성하는 공정, 상기 제3절연막 상부에 상기 개구부를 통해 상기 도전층과 연결되는 비트 라인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제18항에 있어서, 상기 커패시터 제1전극은 상기 개구부 내부를 포함한 제1절연막의 전면에 도전층을 형성하고 이를 에치백하여 개구부의 하부영역 측면에만 남도록 하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  20. 제18항에 있어서, 상기 커패시터 제2전극은 상기 유전체 막은 형성한 후에 상기 개구부가 매몰되도록 도전층을 기판전면에 형성한 다음 이를 에치백하여 형성하는 것을 특징으로하는 반도체 메모리장치의 제조방법.
  21. 제20항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  22. 제18항에 있어서, 상기 반도체 층은 실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  23. 제18항에 있어서, 상기 게이트전극은 상기 게이트절연막을 형성하는 공정후에 상기 개구부가 매몰되도록 기판 전면에 도전물질을 증착한 후 이를 에치백하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  24. 제18항에 있어서, 상기 도전층은 도우프드 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  25. 제18항에 있어서, 상기 반도체층의 상기 도전층과 접속된 부분에 도전층의 불순물이 도핑되어 소오스가 셀프얼라인되어 형성되고, 반도체층 하부영역의 상기 커패시터전극과 접속된 부분에 커패시터전극의 불순물이 도핑되어 드레인이 셀프얼라인되어 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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