KR0172817B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, DRAM소자에 있어서 비트라인이 워드라인(게이트전극)상에 적층됨에 따라 스텝커버리지(Step coverage)가 나빠지고, 고집적화에 따라 비트라인콘택의 공정마진이 작아지게 되고 비트라인과 커패시터 스토리지노드와의 커플링 커패시턴스(coupling capacitance)가 커지게 되어 동작속도가 떨어지는 문제점을 해결하기 위해 반도체기판, 상기 반도체기판상에 형성된 게이트전극과 상기 반도체기판에 상기 게이트전극의 양측에 형성된 제1불순물영역, 상기 제1불순물영역하부에 형성되고 상기 제1불순물영역과 연결되는 제2불순물영역과, 상기 제1불순물영역과 연결부위를 제외한 상기 제2불순물영역을 둘러싸도록 형성된 절연막을 포함하여 이루어지는 것을 특징으로 하는 반도체장치를 제공한다.

Description

반도체장치 및 그 제조방법

제1도는 종래 DRAM소자의 레이아웃도.

제2도는 종래 DRAM소자의 단면구조도.

제3도는 본 발명의 DRAM소자의 단면구조도.

제4도는 본 발명의 DRAM소자의 매몰 비트라인 형성방법을 도시한 공정 순서도.

제5도는 DRAM셀의 등가회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 게이트전극

3 : 소오스(또는 드레인)영역 4 : 드레인(또는 소오스)영역

5, 6, 8 : 절연층 9 : 커패시터 스토리지노드

10 : 커패시터 유전체막 11 : 커패시터 플레이트전극

16 : 제1절연층 17 : 비트라인

18 : 제2절연층 20 : 실리콘 에피택셜층

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 비트라인 구조 및 이의 형성방법에 관한 것이다.

종래 고집적 DRAM 소자의 구조를 제1도 및 제2도에 도시한 바, 제1도에는 DARM소자의 레이아웃(Layout)을 나타내었고, 제2도에는 제1도의 레이아웃중 A-A'선에 따른 단면구조를 나타내었다.

제1도에서 참조부호 FD는 필드영역을 나타내고, W/L은 워드라인(게이트전극)을 나타내고, B/L은 비트라인, BC는 비트라인콘택, ST는 커패시터 스토리지노드, SC는 커패시터 스토리지노드콘택을 각각 나타냈다.

상기 제1도에 나타낸 종래의 DRAM소자는 제2도에 도시된 바와 같이 반도체기판(1)상에 형성된 워드라인이 되는 게이트전극(2)과 기판 내에 형성된 소오스영역(3) 및 드레인영역(4)으로 이루어진 메모리셀 트랜지스터가 형성되고, 상기 메모리셀 트랜지스터 상부에 절연층(5, 6)을 개재하여 메모리셀 트랜지스터의 드레인영역(4)과 접속된 비트라인(7)이 형성되며, 상기 메모리셀 트랜지스터 및 비트라인(7) 상부에 절연층(8)을 개재하여 메모리셀 트랜지스터의 소오스영역(3)과 접속된 스토리지노드(9)와 스토리지노드 표면에 형성된 커패시터 유전체막(10) 및 유전체막 전면에 형성된 커패시터 플레이트전극(11)으로 이루어진 커패시터가 형성된 수직구조로 되어 있다.

이와 같은 구조로 된 DRAM소자는 메모리셀의 등가회로를 나타낸 제5도에 보인 바와 같이 워드라인(2)을 이용하여 비트라인(2)상의 데이터를 커패시터 스토리지모드(9)에 저장시킴으로써 그동작이 이루어지게 된다.

상기 종래의 DRAM소자에 있어서는 비트라인을 주로 비저항값이 낮은 내열금속 등으로 형성하였는데, 제2도에 도시된 바와 같이 비트라인이 워드라인(게이트전극)상에 적층되므로 스텝커버리지(Step coverage)가 나빠져 비트라인 형성시의 사진식각공정이 어렵게 되는 문제가 있다.

또한 DRAM이 고집적화될수록 비트라인콘택의 공정마진이 작아지게 되고 비트라인과 커패시터 스토리지노드와의 커플링 커패시턴스(coupling capacitance)가 커지게 되어 동작속도가 떨어지는 문제점도 발생하게 된다. 본 발명은 상술한 문제를 해결하기 위한 것으로, 고집적 DRAM소자에 적합하도록 한 매몰(Buried) 비트라인구조 및 이의 제조방법을 제공하는 것을 그목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체장치는 반도체기판, 상기 반도체기판상에 형성된 게이트전극과 상기 반도체기판에 상기 게이트전극의 양측에 형성된 제1분술물영역, 상기 제1불순물영역하부에 형성되고 상기 제1불순물영역과 연결되는 제2불순물영역과, 상기 제1불순물영역과 연결부위를 제외한 상기 제2불순물영역을 둘러싸도록 형성된 절연막을 포함하여 이루어지는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판에 트렌치를 형성하는 단계, 상기 트렌치내의 기판상 및 측벽에 제1절연층을 형성하는 단계, 상기 트렌치내에 도전층(17)을 형성하는 단계, 상기 제2절연층을 선택적으로 식각하여 상기 도전층의 일부분을 노출시키는 단계와, 상기 도전층과 접속되도록 상기 반도체기판에 불순물영역을 형성하고 상기 반도체기판사에 트랜지스트를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도에 본 발명에 의한 DRAM의 단면구조도를 도시하였다.

제3도에 도시된 바와 같이 본 발명의 DRAM소자는 비트라인(17)이 실리콘기판(1) 내에 매몰된 구조로 되어 있다.

즉, 실리콘기판(1)상에 형성된 메모리셀 트랜지스터의 드레인영역(4) 하부의 실리콘기판 내에 비트라인(17)이 매립되어 형성됨으로써 상기 드레인영역(4) 하부로 부터 비트라인의 접속이 이루어지게 되어 있다.

상기 매몰 비트라인을 형성하는 방법을 제4도를 참조하여 설명하면 다음과 같다.

먼저, 제4도 (a)에 도시된 바와 같이 실리콘기판(1)에 사진식각방법을 통해 트렌치를 형성한 후, 제4도 (b)에 도시된 바와 같이 사기 트렌치가 형성된 기판 전면에 제1절연층(16)을 형성하고 계속해서 상기 제1절연층(16)상에 비트라인 형성을 위한 도전층(17)을 형성한다.

이어서 제4도 (c)에 도시된 바와 같이 상기 도전층(17)을 에치백하여 기판에 형성된 트렌치 내부에만 남도록 한 후, 다시 도전층(17) 상부에 제2절연층(18)을 형성한다.

다음에 제4도 (d)에 도시된 바와 같이 상기 제1, 제2절연층(16, 18)을 에치백하여 상기 제2절연층(18)이 트랜체내에만 매몰되도록 한 후, 제4도 (e)에 도시된 바와 같이 상기 제2절연층(18)의 소정부분을 선택적으로 식각하여 상기 도전층(17)을 노출시킨 후, 결과물 전면에 에피택시(Epitaxy) 공정에 의해 실리콘 에피택셜층(20)을 형성한다.

이때, 상기 매립된 도전층(17) 상부에는 상기 에피택시공정시 다결정실리콘 영역(20A)이 형성되게 되는데 에피택셜층(20)을 형성한 후, 후속열처리를 통한 횡방향 에피택시에 의해 상기 다결정실리콘영역(20A)이 재결정화되도록 한다.

이상과 같은 매몰 비트라인 형성방법을 제3도의 DRAM소자 구조의 형성에 적용하면 다음과 같다.

일반적인 소자분리공정에 의해 활성영역과 소자불리영역으로 구분된 실리콘기판(1)의 활성영역 소정부분에 상기 제4도의 공정을 거쳐 매몰 비트라인(17)을 형성한 후, 일반적인 MOS트랜지스터 제조공정에 따라 상기 매몰 비트라인(17)이 형성된 실리콘기판(1)상에 메모리셀 트랜지스터를 형성한다.

이때, 트랜지스터의 드레인영역(4)이 상기 매몰 비트라인(17) 상부에 형성된 에피택셜층(20)에 형성되도록 한다.

이후의 커패시터 형성공정은 상술한 종래의 DRAM소자 제조공정과 동일하므로 이의 설명은 생략한다.

이상과 같이 본 발명의 DRAM소자에 있어서는 비트라인이 워드라인 위에 적층되지 않고 평탄한 기판 내에 매립되어 형성되므로 스텝커버리지가 개선된다.

또한 비트라인콘택은 매립된 비트라인상에만 정의 하는 것이 가능하므로 공정상의 오버레이 마진(overlay margin)이 충분히 확보된다.

이는 비트라인콘택영역을 확대시켜 비트라인콘택저항을 감소시킬 수 있음을 의미한다.

또한, 제조공정 중 비트라인과 관련된 브릿지 등이 형성되는 일이 없고, 스토리지노드콘택이 비트라인을 피해가지 않아도 되므로 레이아웃을 최적화 시키면 메모리셀의 면적도 감소시킬 수 있게 된다.

그리고 비트라인과 커패시터 스토리지노드간의 커플링 커패시턴스도 없어지게 되므로 고속의 DRAM소자를 구현할 수 있게 된다.

Claims (7)

1. 반도체기판과; 상기 반도체기판상에 형성된 게이트전극과 상기 반도체기판에 상기 게이트전극의 양측에 형성된 제1불순물영역; 상기 제1불순물영역하부에 형성되고 상기 제1불순물영역과 연결되는 제2불순물영역; 상기 제1불순물영역과 연결부위를 제외한 상기 제2불순물영역을 둘러싸도록 형성된 절연막을 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 제1불순물영역은 상기 제2불순물영역상에 형성된 에피택셜층에 형성된 것임을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 게이트전극을 포함한 전면에 제3절연층을 개재하여 형성되며 상기 제1불순물영역과 접속된 커패시터 스토리지노드와, 상기 커패시터 스토리지노드 표면에 형성된 커패시터 유전체막 및 상기 커패시터 유전체막 전면에 형성된 커패시터 플레이트전극을 더 포함하는 것을 특징으로 하는 반도체장치.
4. 반도체기판에 트렌치를 형성하는 단계와; 상기 트렌치내의 기판상 및 측벽에 제1절연층을 형성하는 단계; 상기 트렌치 내에 도전충(17)을 형성하는 단계; 상기 제2절연층을 선택적으로 식각하여 상기 도전층의 일부분을 노출시키는 단계; 상기 도전층과 접속되도록 상기 반도체기판에 불순물영역을 형성하고 상기 반도체기판상에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서, 상기 트렌치 내에 매립되어 형성된 도전층이 DRAM소자의 비트라인이 되는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제4항에 있어서, 상기 트렌치 내에 매립된 도전층 상부에 제2절연층을 형성하는 단계가 상기 트렌치 내에 도전층이 매립되어 형성된 반도체기판 전면에 제2절연층을 형성한 후 이를 에치백하여 트렌치 부위에만 남기는 공정에 의해 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
7. 제4항에 있어서, 상기 트랜지스터를 형성하는 단계후에 상기 트랜지스터 상부에 제3절연층을 개재하여 상기 트랜지스터의 불순물영역과 접속되는 커패시터 스토리지노드를 형성하는 단계와, 상기 커패시터 스토리지노드 표면에 커패시터 유전체막을 형성하는 단계 및 상기 커패시터 유전체막 전면에 커패시터 플레이트전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체장치의 제조방법.