KR960008667A - 시프트 레지스터 - Google Patents

Abstract

액정 디스플레이를 스캐닝하기 위한 시프트 레지스터는 여러 캐스케이드단을 포함한다. 상기 캐스케이드단의 체인 내에 업스트림된 단의 출력 펄스에 응답하게 되는 입력 트랜지스터 스위치에 의해 주어진 단이 형성된다. 상기 입력 트랜지스터 스위치는 스위치된 풀-업 출력 트랜지스터의 제어 전극과 협력하여 캐패시턴스를 충전시킨다. 캐패시턴스 내의 전압은 다음에 클럭 신호가 발생할 때 출력 펄스를 출력 트랜지스터에 발생하기 위한 출력 트랜지스터를 조정한다. 클램핑 트랜지스터는 클럭 신호의 연속 펄스가 발생할 때 출력 펄스의 다른 발생을 방지하는 방식으로 캐패시턴스를 방전시킨다. 상기 클램핑 트랜지스터는 체인 내의 다운스트림된 단의 출력 펄스에 응답하게 된다. 제어 전극에서 발생된 임피던스는 클램핑 동작 발생 이후에 실제로 보다 크게 되고, 수직 간격의 최고 동안 하이를 유지한다.

Description

시프트 레지스터

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 3 도는 본 발명은 구체화되하 시프트 레지스터의 개략적인 다이어그램.

Claims (12)

1. 다수의 위상 시프트된 클럭 신호를 발생하기 위한 수단과,

   다수의 캐스케이드단, 상기 캐스케이드단 중 주어진 한 캐스케이드단을 구비한 시프트 레지스터에 있어서,

   상기 클럭 신호의 제 1 클럭 신호에 응답하여 상기 주어진 단의 출력에서 출력 펄스를 발생하기 위한 출력 트랜지스터;

   상기 캐스케이드단의 제 2 출력에서 발생되는 출력에 응답하여, 인가되는 한 클럭 신호가 상기 제 1 클럭 신호 발생에 대해 위상 시프트될 때, 상기 주어진 단 내의 상기 출력 트랜지스터의 제어 전극에 결합된 캐패시턴스에 저장된 제어 신호로, 상기 제 1 클럭 신호가 발생할 때 상기 주어진 단의 상기 출력 펄스를 발생하는 상기 출력 트랜지스터를 조정하는 제어 신호를 발생하기 위한 입력 스위칭 수단과;

   상기 출력 트랜지스터의 상기 제어 전극에 결합된 전도 경로를 가지고, 상기 제 1 클럭 신호 발생에 대하여, 한 클럭 신호가 위상 시프트될 때 상기 캐스케이드 단의 제 3 단 출력에서 발생되는 출력 펄스에 대해 그 제어 전극에서 응답하게 되어, 상기 제 1 클럭 신호의 다음 펄스가 발생할 때 한 출력 펄스 발생으로부터 상기 출력 트랜지스터를 보호하는 레벨로 상기 주어진 단 내의 상기 제어 신호를 클램핑하며, 상기 신호가 클램프된 이후에, 상기 신호가 클램프되었을 때보다 더 큰 상기 출력 트랜지스터의 상기 제어 전극 내의 임피던스를 발생하는 클램핑 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
2. 제 1 항에 있어서,

   상기 캐패시턴스는 상기 출력 트랜지스터의 전극 사이에 형성되는 것을 특징으로 하는 시프트 레지스터.
3. 제 1 항에 있어서,

   상기 주어진 단의 상기 출력에 풀-다운 트랜지스터가 결합되고, 상기 출력 트랜지스터는 풀-업 동작을 제공하는 것을 특징으로 하는 시프트 레지스터.
4. 제 3 항에 있어서,

   상기 풀-다운 트랜지스터는 비스위치(non-switched)된 것을 특징으로 하는 시프트 레지스터.
5. 제 4 항에 있어서,

   상기 스위칭 수단과 트랜지스터 및 다이오드 중 하나를 포함하는 것을 특징으로 하는 시프트 레지스터.
6. 제 1 항에 있어서,

   상기 단 내의 스위칭 소자의 전체 수는 3 보다 크지 않는 것을 특징으로 하는 시프트 레지스터.
7. 제 1 항에 있어서,

   상기 클램핑 트랜지스터는 상기 주어진 단의 다운스트림된 상기 제 3 단의 출력 펄스에 응답하게 되는 것을 특징으로 하는 시프트 레지스터.
8. 상이한 위상의 다수의 클럭 신호 소스와,

   레지스터단의 캐스케이드 접속부를 구비하여, 연속 위상의 클럭 신호가 연속 레지스터단에 주기적으로 결합되어 있는 스캐닝 레지스터에 있어서,

   상기 각각의 단은, 인접한 이전의 레지스터단의 출력 단자에 결합된 입력 단자 및 인접한 다음 레지스터단의 입력 단자에 결합된 출력 단자;

   각각의 클럭 신호에 결합된 공급 단자를 가지며,

   트랜지스터와 상기 공급 단자 양단에 결합된 임피더스의 직렬 접속부, 상기 트랜지스터 및 상기 임피던스의 상호 접속부와, 상기 트랜지스터의 제어 전극에서 입력 접속부를 포함하는 소스 폴로워 증폭기와,

   상기 소스 폴로워 증폭기의 입력 접속부에 결합된 출력과 상기 입력 단자의 결합된 입력을 가지고, 상기 트랜지스터 사이에 단방향으로 전류를 전도하기 위한 액티브 장치와, 상기 트랜지스터의 상기 제어 전극과 상기 트랜지스터를 비전도 시키기에 충분한 전위 사이에 결합된 주 전도 경로를 가지면서, 상기 캐스케이드 접속부 내에 다음 레지스터단의 출력 단자에 접속된 제어 전극을 갖는 다른 트랜지스터를 갖는 입력 단을 포함하는 것을 특징으로 하는 스캐닝 레지스터.
9. 제 8 항에 있어서,

   상기 임피던스는 상기 상호 접속부와 공급 단자 사이에 결합된 주 전도 경로를 갖는 또 다른 트랜지스터이고, 상기 또다른 트랜지스터는 전도 상태일 때 상기 트랜지스터에 의해 나타나는 임피던스에 관해 비교적 높은 상기 또 다른 트랜지스터의 상기 주 전도 경로에 의해 나타나는 임피던스가 되는 값의 전위에 결합된 제어 전극을 포함하는 것을 특징으로 하는 스캐닝 레지스터.
10. 제 8 항에 있어서,

    상기 단방향 전도 장치는 상기 입력 단자에 결합된 제어 전극과, 상기 트랜지스터의 제어 전극에 결합된 주 전도 경로를 갖는 또 다른 트랜지스터인 것을 특징으로 하는 스캐닝 레지스터.
11. 제 8 항에 있어서,

    상기 단방향 전도 장치는 다이오드인 것을 특징으로 하는 스캐닝 레지스터.
12. 제 8 항에 있어서,

    상기 다른 트랜지스터는 소스 폴로워 증폭기에 인가되는 클럭 신호가 상기 소스 폴로워 증폭기를 조정하는데 충분한 전위를 나타낼 때 고임피던스를 나타내도록 상기 입력단을 조정하게 될 다음 단의 출력 단자에 결합되어 출력 신호를 제공하는 것을 특징으로 하는 스캐닝 레지스터.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.