WO2009104306A1 - 表示装置および表示装置の駆動方法 - Google Patents

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WO2009104306A1
WO2009104306A1 PCT/JP2008/068989 JP2008068989W WO2009104306A1 WO 2009104306 A1 WO2009104306 A1 WO 2009104306A1 JP 2008068989 W JP2008068989 W JP 2008068989W WO 2009104306 A1 WO2009104306 A1 WO 2009104306A1
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pulse
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明久 岩本
秀樹 森井
隆行 水永
裕己 太田
正浩 廣兼
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シャープ株式会社
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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present invention relates to a scanning signal line driving circuit of a display device.
  • Gate monolithic construction has been promoted to reduce costs by forming gate drivers with amorphous silicon on a liquid crystal panel.
  • Gate monolithic is also referred to as a gate driverless, panel built-in gate driver, gate-in panel, or the like.
  • Patent Documents 1 to 3 and the like disclose examples in which a shift register is configured by gate monolithic.
  • FIG. 12 shows a configuration example of a shift register in a gate driver of such a gate monolithic liquid crystal display device.
  • the gate driver includes a shift register 501, and is adjacent to one side along the direction in which the gate lines G1, G2,... Extend with respect to the display area 200a that is an active area of the display panel. Are arranged.
  • the shift register 501 includes a plurality of cascaded shift register stages sr (sr1, sr2,). Each shift register stage sr includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • Shift register stage sri becomes the gate output Gi output to the i-th gate line.
  • a gate start pulse GSP1 is input to the set input terminal Qn-1 of the first shift register stage sr1, and the gate output Gi-- of the previous shift register stage sri-1 is supplied to each of the second and subsequent shift register stages sri. 1 is input.
  • the gate output Gi + 1 of the subsequent shift register stage sri + 1 is input to the reset input terminal Qn + 1.
  • the clock signal CK1 is input to one of the clock input terminal CKA and the clock input terminal CKB, and the clock signal CK2 is input to the other, and the input destination of the clock signal CK1 and the input destination of the clock signal CK2 are switched between adjacent shift register stages sr. It is like that.
  • the clock signal CK1 is input to the clock input terminal CKA and the clock signal CK2 is input to the clock input terminal CKB.
  • the clock signal CK2 is input to the clock input terminal CKA, and the clock signal CK1 is input to the clock input terminal CKB.
  • the clock signal CK1 and the clock signal CK2 have a phase relationship in which clock pulse periods do not overlap each other.
  • the shift register 501 is driven by a two-phase clock.
  • FIG. 13 shows a configuration example of the shift register stage sr.
  • the shift register stage sr in FIG. 13 is described in Patent Document 1, and each of RS (1), RS (2), RS (3),... Corresponds to each shift register stage sr.
  • N-channel TFTs 21, 22, 23, and 24 are provided.
  • the gate and drain of the diode-connected TFT 21 are set to the set input terminal Qn-1
  • the gate of the TFT 23 is set to the reset input terminal Qn + 1
  • the drain of the TFT 22 is set to the clock input terminal CKA
  • the gate of the TFT 24 is set to the clock input terminal CKB.
  • OUT (OUT1, OUT2,8) Corresponds to the gate output Gi
  • Pst corresponds to the gate start pulse GSP1
  • the sources of the TFTs 23 and 24 correspond to the low power input terminal VSS.
  • FIG. 14 shows the operation of the shift register including the shift register stage sr having the configuration shown in FIG.
  • the period of 1T is one line period, and the selection period of each gate line is a period within 1T.
  • the period of 1F is one frame period.
  • the clock signals CK1 and CK2 have a phase relationship in which clock pulse periods (high-level periods) do not overlap each other.
  • the TFT 21 is turned on and the wiring capacitance Ca (Ca (1) in FIG. 14) is charged.
  • the wiring capacitance Ca is a capacitance formed in a wiring surrounded and connected by the source of the TFT 21, the gate of the TFT 22, and the drain of the TFT 23.
  • the TFT 22 is turned on by charging the wiring capacitor Ca, and the clock signal CK1 is output as the output signal OUT1.
  • the gate potential of the TFT 22 is pushed up by the bootstrap effect, and the clock signal CK1 is output as the output signal OUT1 with a steep rise.
  • the output signal OUT1 of the shift register stage RS (1) is input to the gate and drain of the TFT 21, and the same operation as the shift register stage RS (1) is performed.
  • the clock signal CK2 is output as the output signal OUT2 of the shift register stage RS (2).
  • the pulse of the output signal OUT2 corresponding to the clock pulse of the clock signal CK2 is input to the gate of the TFT 23 of the shift register stage RS (1), the TFT 23 is turned on, and the capacitance wiring Ca of the shift register stage RS (1) is set.
  • the TFTs 23 and 24 are discharged by the low power supply voltage Vss input to the sources.
  • clock pulses are sequentially output as output signals OUT3, OUT4,... From each shift register stage RS.
  • the clock signal CK1 is output to the odd-stage output signals OUT1, OUT3,...
  • the clock pulse CK2 is output to the output signals OUT2, OUT4,.
  • each TFT 24 is turned on every time a clock pulse is input, and the gate line is fixed to the low voltage Vss during the ON period. This is called gate line low pulling.
  • the gate line is set to the low voltage outside the gate line selection period (corresponding to the low voltage Vss in FIG. 13).
  • the threshold voltage of the TFT shifts due to the long period during which the ON voltage is applied to the gate of the low-drawing TFT (corresponding to the TFT 24 in FIG. 13) that is periodically fixed.
  • the threshold voltage shifts in an increasing direction.
  • the ON duty of the low pulling TFT is close to 50%, which causes a large shift in the threshold voltage.
  • the Low pull is also partially performed by the Low voltage of the output clock signal itself during the period in which the clock signals CK1 and CK2 are output as the output signal OUT.
  • the low pulling TFT is not sufficiently turned on, and it is difficult to reliably pull the gate line low.
  • the gate line is in a floating state. If this floating period is long, when noise propagates from the source line or the like to the gate line, the potential of the gate line may deviate from the potential for reliably turning off the selection element of the pixel. Therefore, it is desirable that the TFT for pulling Low is surely turned on and the potential of the gate line is normally periodically fixed to the Low voltage.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a display device capable of suppressing a threshold voltage shift phenomenon of a low pulling transistor while performing low pulling of a gate line. It is to realize a driving method of a display device.
  • a display device of the present invention includes a first scanning signal line driving circuit and a second scanning signal line driving circuit in a display device including an active matrix panel, Of the scanning signal lines connected to the first scanning signal line driving circuit and the scanning signal lines connected to the second scanning signal line driving circuit, from every other scanning signal line
  • the first group of scanning signal lines is connected to the first scanning signal line driving circuit
  • the second group of scanning signal lines composed of the remaining scanning signal lines are arranged in the first group.
  • the first scanning signal line driving circuit is a first shift register to which two clock signals of a first clock signal and a second clock signal are input.
  • the first Each stage of the shift register includes a first clock input terminal and a second clock input terminal.
  • the first clock input signal is input to the first clock input terminal.
  • the second clock input signal is input to the second clock input terminal, the second clock input signal is input to the first clock input terminal, and the second clock is input to the second clock input terminal.
  • a stage in which the first clock input signal is input to the input terminal is alternately connected in cascade. Each stage of the first shift register has the first stage after the shift pulse is input from the previous stage.
  • a clock pulse of a clock signal input to the clock input terminal of the first shift register is transmitted to a corresponding scanning signal line to output a scanning pulse, and each of the first shift registers
  • the first transistor provided to connect and cut off the corresponding scanning signal line to the low potential side power source of the scanning pulse, in which the clock signal input to the second clock input terminal is input to the gate.
  • the second scanning signal line driver circuit includes a second shift register to which two clock signals of a third clock signal and a fourth clock signal are input.
  • Each stage of the shift register includes a third clock input terminal and a fourth clock input terminal. In the second shift register, the third clock input signal is input to the third clock input terminal.
  • both stages are configured such that the stage where the third clock input signal is input to the fourth clock input terminal are alternately connected in cascade, and each stage of the second shift register receives a shift pulse from the previous stage.
  • a clock pulse of a clock signal input to the third clock input terminal is transmitted to a corresponding scanning signal line to output a scanning pulse, and each stage of the second shift register A second transistor provided to connect and shut off a corresponding scanning signal line to a low-potential side power source of the scanning pulse, to which a clock signal input to the clock input terminal of 4 is input to the gate;
  • the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are the clock pulses of the first clock signal.
  • the clock pulse of the fourth clock signal appears after the clock pulse of the third clock signal
  • the clock pulse of the third clock signal appears after the clock pulse of the first clock signal
  • the clock pulse of the second clock signal appears.
  • the clock pulse of the third clock signal appears next to the clock pulse of the fourth clock signal
  • the timing of the clock pulse of the fourth clock signal appears next to the clock pulse of the second clock signal.
  • each stage of the first shift register and the second shift register transmits one of the two clock signals.
  • all scanning is performed.
  • the frequency can be reduced to half that when the signal line is driven by one scanning signal line driving circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor in each stage of the first shift register and each of the second transistors in each stage of the second shift register is reduced to about half of the conventional one. It becomes possible to do. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • a display device of the present invention includes a first scanning signal line driving circuit and a second scanning signal line driving circuit in a display device including an active matrix panel, Of the scanning signal lines connected to the first scanning signal line driving circuit and the scanning signal lines connected to the second scanning signal line driving circuit, from every other scanning signal line
  • the first group of scanning signal lines is connected to the first scanning signal line driving circuit
  • the second group of scanning signal lines composed of the remaining scanning signal lines are arranged in the first group.
  • the first scanning signal line driving circuit includes four signals of a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal.
  • a shift register is provided, and each stage of the first shift register includes a first clock input terminal, a second clock input terminal, a third clock input terminal, and a fourth clock input terminal.
  • the first shift register has the first clock input signal at the first clock input terminal, the second clock input signal at the second clock input terminal, and the third clock input terminal.
  • the third clock signal is input to the fourth clock input terminal and the fourth clock signal is input to the fourth clock input terminal.
  • the second clock input signal is input to the first clock input terminal.
  • each stage of the first shift register has a clock input to the first clock input terminal after a shift pulse is input from the previous stage.
  • a scanning pulse is output by transmitting a clock pulse of the signal to a corresponding scanning signal line, and each stage of the first shift register inputs a clock signal input to the second clock input terminal to the gate.
  • a first transistor provided to connect and cut off a corresponding scanning signal line to a low potential side power source of the scanning pulse, and a clock pulse of the clock signal input to the third clock input terminal is gated
  • a second transistor provided to connect and shut off a corresponding scanning signal line applied to the low-potential-side power supply, and the fourth clock input A clock pulse of a clock signal input to the power terminal is applied to the gate, and a corresponding scanning signal line is provided to connect to and cut off from the low potential side power supply,
  • the second scanning signal line driver circuit receives a second clock signal to which the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are input.
  • Each stage of the second shift register includes a fifth clock input terminal, a sixth clock input terminal, a seventh clock input terminal, and an eighth clock input terminal.
  • the second shift register has the third clock input signal at the fifth clock input terminal, the fourth clock input signal at the sixth clock input terminal, and the seventh clock register.
  • the first clock signal is input to the lock input terminal
  • the second clock signal is input to the eighth clock input terminal
  • the fourth clock input signal is input to the fifth clock input terminal.
  • the third clock input signal is input to the sixth clock input terminal
  • the second clock signal is input to the seventh clock input terminal
  • the first clock signal is input to the eighth clock input terminal.
  • the input stages are alternately connected in cascade, and each stage of the second shift register has a clock signal input to the fifth clock input terminal after a shift pulse is input from the previous stage.
  • Scan pulses are output by transmitting clock pulses to the corresponding scan signal lines, and each stage of the second shift register is input to the sixth clock input terminal.
  • a fourth transistor provided to connect and shut off the corresponding scanning signal line to the low potential side power source of the scanning pulse, to which the clock signal is input to the gate, and a clock to be input to the seventh clock input terminal
  • a fifth transistor provided to connect and cut off a corresponding scanning signal line to the low-potential-side power source, to which a clock pulse of a signal is applied to the gate, and a clock input to the eighth clock input terminal
  • a sixth transistor provided so as to connect and cut off the corresponding scanning signal line to the low-potential-side power source, to which a clock pulse of the signal is applied to the gate, and the first clock signal and the above-mentioned
  • the second clock signal, the third clock signal, and the fourth clock signal are different from each other in that the clock pulse of the first clock signal is the fourth clock signal.
  • the clock pulse of the third clock signal appearing next to the clock pulse of the first clock signal
  • the clock pulse of the second clock signal appearing after the third clock signal.
  • the clock pulse of the fourth clock signal appears next to the clock pulse of the signal and has a timing of appearing next to the clock pulse of the second clock signal.
  • the scanning signal lines are alternately driven by two different scanning signal line driving circuits, so that each stage of the first shift register and the second shift register is scanned by transmission of one clock signal.
  • the frequency can be reduced to half that when the signal line is driven by one scanning signal line driving circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • one of the first scanning signal line driving circuit and the second scanning signal line driving circuit scans the display area of the panel.
  • the other of the first scanning signal line driving circuit and the second scanning signal line driving circuit is provided in the display area of the panel. On the other hand, it is provided in a region adjacent to the other side of the scanning signal line extending direction.
  • each scanning signal line driving circuit is provided so as to sandwich the display area. Further, since each scanning signal line driving circuit only needs to be driven by half of all scanning signal lines, the number of stages of shift registers is small. Accordingly, each scanning signal line driving circuit can reduce the occupation area, and can provide a display device with a narrow frame region in which the display region is sandwiched in the center on the panel.
  • the display device of the present invention is a display device including an active matrix panel, wherein the scanning signal line driving circuit is arranged in one of the extending directions of the scanning signal lines with respect to the display area of the panel.
  • a first shift register and a second shift register connected to the scanning signal line, the scanning signal line connected to the first shift register, Of the whole of the scanning signal lines connected to the second shift register, the first group of scanning signal lines composed of every other scanning signal line is connected to the first shift register.
  • the second group of scanning signal lines consisting of the remaining scanning signal lines are connected to the second shift register, and the first shift register includes: 1 clock signal and a second clock signal are input, and each stage of the first shift register includes a first clock input terminal and a second clock input terminal,
  • the first shift register has a stage in which the first clock input signal is input to the first clock input terminal and the second clock input signal is input to the second clock input terminal;
  • the stage where the second clock input signal is input to the first clock input terminal and the stage where the first clock input signal is input to the second clock input terminal is alternately connected in cascade.
  • Each stage of the first shift register corresponds to the clock pulse of the clock signal input to the first clock input terminal after the shift pulse is input from the previous stage.
  • a scanning pulse is output by transmitting to a scanning signal line, and each stage of the first shift register has a corresponding scanning signal line to which a clock signal input to the second clock input terminal is input to a gate.
  • the second shift register includes the third clock signal, the fourth clock signal
  • the second shift register includes a third clock input terminal and a fourth clock input terminal, and the second shift register includes the third clock signal.
  • a stage in which the third clock input signal is input to the clock input terminal and the fourth clock input signal is input to the fourth clock input terminal, and the third clock
  • the stage where the fourth clock input signal is input to the input terminal and the stage where the third clock input signal is input to the fourth clock input terminal is alternately connected in cascade.
  • Each stage of the shift register outputs a scanning pulse by transmitting the clock pulse of the clock signal input to the third clock input terminal to the corresponding scanning signal line after the shift pulse is input from the previous stage.
  • Each stage of the second shift register connects and disconnects the corresponding scanning signal line to the low-potential side power source of the scanning pulse, to which the clock signal input to the fourth clock input terminal is input to the gate.
  • the second clock signal, the second clock signal, the third clock signal, and the fourth clock The clock pulse of the first clock signal appears next to the clock pulse of the fourth clock signal, and the clock pulse of the third clock signal follows the clock pulse of the first clock signal.
  • each stage of the first shift register and the second shift register can transmit the scanning signal by transmitting one of the two clock signals.
  • Half the frequency of driving with one scanning signal line driving circuit is sufficient.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor in each stage of the first shift register and each of the second transistors in each stage of the second shift register is reduced to about half of the conventional one. It becomes possible to do. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • the display device of the present invention is characterized in that the first scanning signal line driving circuit and the second scanning signal line driving circuit are monolithically formed on the panel. Yes.
  • the shift phenomenon of the threshold voltage of the transistor for pulling Low can be suppressed, so that the simultaneous process with the display region and the panel size can be reduced.
  • the advantage of the driver form can be further utilized.
  • the display device of the present invention is characterized in that the scanning signal line driving circuit is monolithically formed on the panel.
  • the shift phenomenon of the threshold voltage of the transistor for pulling Low can be suppressed, so that the simultaneous process with the display region and the panel size can be reduced.
  • the advantage of the driver form can be further utilized.
  • the display device of the present invention is characterized in that the panel is formed using amorphous silicon.
  • the floating portion that is likely to be formed in the circuit constituting the stage of the shift register is low.
  • the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the display device of the present invention is characterized in that the panel is formed using polycrystalline silicon.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the display device of the present invention is characterized in that, in order to solve the above-described problems, the panel is formed using CG silicon.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the display device of the present invention is characterized in that, in order to solve the above problems, the panel is formed using microcrystalline silicon.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • a driving method of a display device of the present invention is a display device including an active matrix panel, and includes a first scanning signal line driving circuit including a first shift register and a first scanning signal line driving circuit.
  • a second scanning signal line driving circuit having two shift registers, and connected to the scanning signal line connected to the first scanning signal line driving circuit and the second scanning signal line driving circuit.
  • the first group of scanning signal lines consisting of every other scanning signal line is connected to the first scanning signal line drive circuit, and the remaining one
  • a second group of scanning signal lines composed of scanning signal lines arranged every other time is a driving method of a display device for driving a display device connected to the second scanning signal line driving circuit, wherein In each stage of the shift register, the first Two clock signals, a clock signal and a second clock signal, are input, and each stage of the first shift register corresponds to a clock pulse of the first clock signal after a shift pulse is input from the previous stage.
  • the second stage performing the operation of outputting the scan pulse is operated alternately, and the second stage is connected to the gate of the transistor provided in the first stage.
  • the corresponding scanning signal line is connected to and disconnected from the low-potential side power source of the scanning pulse, and the second stage is provided in the second stage.
  • the first clock signal to the gate of the transistor the corresponding scanning signal line is connected to and disconnected from the low-potential side power source of the scanning pulse, and each stage of the second shift register is operated.
  • Two clock signals of the third clock signal and the fourth clock signal are inputted, and the clock of the third clock signal is inputted to each stage of the second shift register after the shift pulse is inputted from the previous stage.
  • a third stage performing an operation of outputting a scan pulse by transmitting the pulse to the corresponding scan signal line, and a scan pulse corresponding to the clock pulse of the fourth clock signal after the shift pulse is input from the previous stage.
  • the fourth stage which performs the operation of outputting the scanning pulse by transmitting to the signal line is operated alternately, and the third stage is provided in the third stage.
  • the corresponding scanning signal line is connected to and disconnected from the low-potential side power source of the scanning pulse, and the first The clock signal, the second clock signal, the third clock signal, and the fourth clock signal are such that the clock pulse of the first clock signal appears next to the clock pulse of the fourth clock signal,
  • the clock pulse of the third clock signal appears next to the clock pulse of the first clock signal, and the clock pulse of the second clock signal is the third clock signal.
  • signal clock pulse the clock pulse of the fourth clock signal is characterized by having a timing that appear on the next clock pulse of the second clock signal.
  • each stage of the first shift register and the second shift register transmits one of the two clock signals.
  • all scanning is performed.
  • the frequency can be reduced to half that when the signal line is driven by one scanning signal line driving circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor in each stage of the first shift register and each of the second transistors in each stage of the second shift register is reduced to about half of the conventional one. It becomes possible to do. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • a driving method of a display device of the present invention is a display device including an active matrix panel, and includes a first scanning signal line driving circuit including a first shift register and a first scanning signal line driving circuit.
  • a second scanning signal line driving circuit having two shift registers, and connected to the scanning signal line connected to the first scanning signal line driving circuit and the second scanning signal line driving circuit.
  • the first group of scanning signal lines consisting of every other scanning signal line is connected to the first scanning signal line drive circuit, and the remaining one
  • a second group of scanning signal lines composed of scanning signal lines arranged every other time is a driving method of a display device for driving a display device connected to the second scanning signal line driving circuit, wherein In each stage of the shift register, the first Four clock signals of a clock signal, a second clock signal, a third clock signal, and a fourth clock signal are input, and each stage of the first shift register is input after a shift pulse is input from the previous stage.
  • a first stage that performs an operation of outputting a scan pulse by transmitting a clock pulse of the first clock signal to a corresponding scan signal line, and the second clock signal after a shift pulse is input from the previous stage Are transmitted to the corresponding scanning signal line so that the second stage performing the operation of outputting the scanning pulse is alternately arranged, and the first stage includes the first stage.
  • the second clock signal or the third clock signal or the fourth clock signal By inputting the second clock signal or the third clock signal or the fourth clock signal to the gate for each of the three transistors provided in The corresponding scanning signal line is connected to and disconnected from the low-potential side power source of the scanning pulse, and the second stage is connected to the gate for each of the three transistors provided in the second stage.
  • the corresponding scanning signal line is connected to or disconnected from the low-potential side power source of the scanning pulse, and the first 4 clock signals of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are input to each stage of the second shift register, and the second clock register
  • Each stage of the shift register outputs a scan pulse by transmitting the clock pulse of the third clock signal to the corresponding scan signal line after the shift pulse is input from the previous stage.
  • a third stage that performs an operation to output a scan pulse by transmitting a clock pulse of the fourth clock signal to a corresponding scan signal line after a shift pulse is input from the previous stage.
  • the third clock stage the first clock signal or the second clock signal to the gate of each of the three transistors provided in the third stage.
  • the corresponding scanning signal line is connected to or disconnected from the low-potential side power source of the scanning pulse.
  • the fourth stage includes the fourth stage.
  • the first clock signal, the second clock signal, or the third clock signal is input to the gate of each of the three transistors provided in each of the three transistors.
  • the operation of connecting and disconnecting the signal line with the low-potential side power source of the scan pulse is performed, and the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are
  • the clock pulse of the first clock signal appears after the clock pulse of the fourth clock signal
  • the clock pulse of the third clock signal appears after the clock pulse of the first clock signal
  • the second The clock pulse of the second clock signal appears next to the clock pulse of the third clock signal
  • the clock pulse of the fourth clock signal has a timing that appears next to the clock pulse of the second clock signal. It is characterized by that.
  • each stage of the first shift register and the second shift register transmits one of the two clock signals.
  • all scanning is performed.
  • the frequency can be reduced to half that when the signal line is driven by one scanning signal line driving circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • a display device driving method is configured such that one of the first scanning signal line driving circuit and the second scanning signal line driving circuit is provided in a display area of the panel.
  • the other of the first scanning signal line driving circuit and the second scanning signal line driving circuit is provided in a region adjacent to one side of the scanning signal line extending direction. It is characterized in that it is provided in an area adjacent to the display area on the other side in the direction in which the scanning signal lines extend.
  • each scanning signal line driving circuit is provided so as to sandwich the display area. Further, since each scanning signal line driving circuit only needs to be driven by half of all scanning signal lines, the number of stages of shift registers is small. Accordingly, each scanning signal line driving circuit can reduce the occupation area, and can effectively drive a display device in a narrow frame region with the display region sandwiched in the center on the panel.
  • the display device driving method of the present invention is a display device including an active matrix type panel, and the scanning signal line driving circuit is configured to scan the display area of the panel with a scanning signal line. And a first shift register and a second shift register connected to the scanning signal line and connected to the first shift register.
  • the first group of scanning signal lines consisting of every other scanning signal line among the scanning signal lines connected to the second shift register is the first shift signal line.
  • each stage of the first shift register is The first stage that performs the operation of outputting the scan pulse by transmitting the clock pulse of the first clock signal to the corresponding scan signal line after the shift pulse is input from the previous stage, and the shift pulse from the previous stage.
  • the clock pulse of the second clock signal is transmitted to the corresponding scanning signal line so that the second stage performing the operation of outputting the scanning pulse is alternately arranged, and the first In this stage, by inputting the second clock signal to the gate of the transistor provided in the first stage, the corresponding scanning signal line is connected to the low-potential side power source of the scanning pulse and An operation of blocking is performed, and the first clock signal is input to the gate of the transistor provided in the second stage in the second stage, so that the corresponding scanning signal line is set to a low scan pulse.
  • the operation of connecting and disconnecting from the potential side power source is performed, and two clock signals of the third clock signal and the fourth clock signal are input to each stage of the second shift register, and the second shift signal is input.
  • the fourth clock signal is input to the gate of the transistor provided in the third stage, so that the corresponding scanning signal line is set to a low scan pulse.
  • the operation of connecting and disconnecting from the potential side power source is performed, and the third clock signal is input to the gate of the transistor provided in the fourth stage in the fourth stage, so that the corresponding scanning signal is obtained.
  • the line is connected to and disconnected from the low-potential power source of the scanning pulse, and the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal are A clock pulse of the first clock signal appears after the clock pulse of the fourth clock signal, and a clock pulse of the third clock signal follows the clock pulse of the first clock signal.
  • each stage of the first shift register and the second shift register can transmit the scanning signal by transmitting one of the two clock signals.
  • Half the frequency of driving with one scanning signal line driving circuit is sufficient.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor in each stage of the first shift register and each of the second transistors in each stage of the second shift register is reduced to about half of the conventional one. It becomes possible to do. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • the first scanning signal line driving circuit and the second scanning signal line driving circuit are formed monolithically on the panel. It is characterized by.
  • the shift phenomenon of the threshold voltage of the transistor for pulling Low can be suppressed, so that the simultaneous process with the display region and the panel size can be reduced.
  • the advantage of the driver form can be further utilized.
  • the driving method of the display device of the present invention is characterized in that the scanning signal line driving circuit is monolithically formed on the panel in order to solve the above problems.
  • the shift phenomenon of the threshold voltage of the transistor for pulling Low can be suppressed, so that the simultaneous process with the display region and the panel size can be reduced.
  • the advantage of the driver form can be further utilized.
  • the display device driving method of the present invention is characterized in that the panel is formed using amorphous silicon in order to solve the above-described problems.
  • the floating portion that is likely to be formed in the circuit constituting the stage of the shift register is low.
  • the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the display device driving method of the present invention is characterized in that the panel is formed using polycrystalline silicon in order to solve the above-described problems.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • FIG. 1 illustrates an embodiment of the present invention and is a diagram illustrating a shift register stage of a first display device
  • (a) is a circuit diagram illustrating a configuration of a shift register stage of the first display device
  • FIG. 4 is a timing chart showing the operation of the circuit of (a). It is a timing chart which shows operation
  • FIG. 11, showing an embodiment of the present invention, is a block diagram illustrating a configuration of a gate driver of a second display device.
  • FIG. 11 showing an embodiment of the present invention, is a block diagram illustrating a configuration of a gate driver of a third display device. It is a figure explaining the shift register stage of a 3rd display apparatus, (a) is a circuit diagram which shows the structure of the shift register stage of a 3rd display apparatus, (b) is a timing which shows the operation
  • movement of a 3rd display apparatus It is a block diagram which shows the structure of a 1st display apparatus and a 2nd display apparatus. It is a block diagram which shows the structure of a 3rd display apparatus. It is a block diagram which shows a prior art and shows the structure of the gate driver of a display apparatus. It is a circuit diagram which shows a prior art and shows the structure of the shift register of a gate driver. 14 is a timing chart illustrating an operation of the shift register of FIG.
  • FIGS. 1 to 12 An embodiment of the present invention will be described with reference to FIGS. 1 to 12 as follows.
  • FIG. 10 shows a configuration of the liquid crystal display device 1 which is the first display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a flexible printed circuit board 3, and a control board 4.
  • the display panel 2 includes a display region 2a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon or the like on a glass substrate. ) SL ... and an active matrix display panel in which gate drivers (scanning signal line driving circuits) 5a and 5b are incorporated.
  • the display area 2a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate line GL, and the source of the TFT 21 is connected to the source line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate lines GL are composed of gate lines GL1, GL2, GL3,... GLn, and the gate lines GL of the first group composed of gate lines GL1, GL3, GL5.
  • a second group of gate lines GL... which is connected to the output of the driver (first scanning signal line drive circuit) 5 a and is composed of the remaining gate lines GL 2, GL 4, GL 6,. It is connected to the output of the driver (second scanning signal line driving circuit) 5b.
  • the plurality of source lines SL are made up of source lines SL1, SL2, SL3,..., SLm, and are connected to the output of the source driver 6 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 5a is provided on the display panel 2 in a region adjacent to the display region 2a on one side in the extending direction of the gate lines GL, and the first group of gate lines GL1, GL3, GL5. .. Are sequentially supplied with gate pulses (scanning pulses).
  • the gate driver 5b is provided on the display panel 2 in a region adjacent to the display region 2a on the other side in the direction in which the gate lines GL extend, and the second group of gate lines GL2, GL4, GL6. .. Are sequentially supplied with gate pulses (scanning pulses).
  • gate drivers 5a and 5b are formed monolithically with the display region 2a using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like for the display panel 2, and are gate monolithic, gate driverless, Gate drivers called panel built-in gate drivers, gate-in panels, and the like can all be included in the gate drivers 5a and 5b.
  • the flexible printed circuit board 3 includes a source driver 6.
  • the source driver 6 supplies a data signal to each of the source lines SL.
  • the control board 4 is connected to the flexible printed circuit board 3 and supplies necessary signals and power to the gate drivers 5a and 5b and the source driver 6. Signals and power supplied from the control board 4 to the gate drivers 5a and 5b are supplied from the display panel 2 to the gate drivers 5a and 5b via the flexible printed board 3.
  • FIG. 3 shows the configuration of the gate drivers 5a and 5b.
  • the gate driver 5a includes a first shift register 51a in which a plurality of shift register stages SR (SR1, SR3, SR5,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal (first clock signal) CK1 a clock signal (second clock signal) CK2, a gate start pulse (shift pulse) GSP1
  • a low power supply VSS for convenience, a low power input terminal VSS
  • the low power supply VSS may be a negative potential, a GND potential, or a positive potential. However, in order to surely turn off the TFT, it is set to a negative potential here.
  • the output from is the gate output Gi output to the i-th gate line GLi.
  • a gate start pulse GSP1 is input to the set input terminal Qn-1 of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK1 is input to the clock input terminal CKA and the clock signal CK2 is input to the clock input terminal CKB.
  • j is shifted from the second shift register stage SR3 to every other shift register stage (second stage) SR, the clock signal CK2 is inputted to the clock input terminal CKA and the clock signal is inputted to the clock input terminal CKB.
  • CK1 is input.
  • the first stage and the second stage are alternately arranged in the first shift register 51a.
  • the clock signals CK1 and CK2 have waveforms as shown in FIG. 1B (refer to CKA for CK1 and CKB for CK2).
  • the clock signals CK1 and CK2 are configured such that their clock pulses do not overlap each other, and the clock pulse of the clock signal CK1 appears one clock pulse after the clock pulse of the clock signal CK2, and the clock signal CK2
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK1.
  • the gate driver 5b includes a second shift register 51b in which a plurality of shift register stages SR (SR2, SR4, SR6,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal (third clock signal) CK3, a clock signal (fourth clock signal) CK4, a gate start pulse (shift pulse) GSP2, and the low power supply VSS are supplied.
  • a gate start pulse GSP2 is input to the set input terminal Qn-1 of the first shift register stage SR2 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK3 is input to the clock input terminal CKA and the clock signal CK4 is input to the clock input terminal CKB.
  • the clock signal CK4 is input to the clock input terminal CKA and the clock signal is input to the clock input terminal CKB.
  • CK3 is input.
  • the third stage and the fourth stage are alternately arranged in the second shift register 51b.
  • the clock signals CK3 and CK4 have waveforms as shown in FIG. 1B (see CKA for CK3 and CKB for CK4, respectively).
  • the clock signals CK3 and CK4 do not overlap with each other, and the clock pulse of the clock signal CK3 appears one clock pulse after the clock pulse of the clock signal CK4.
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK3.
  • the clock signals CK1, CK2, CK3, and CK4 have a clock pulse of the clock signal CK1 that appears after the clock pulse of the clock signal CK4, and a clock pulse of the clock signal CK3 that is a clock of the clock signal CK1.
  • the clock signal CK2 has a timing that appears next to the clock signal, a clock pulse of the clock signal CK2 appears after the clock pulse of the clock signal CK3, and a clock pulse of the clock signal CK4 appears after the clock pulse of the clock signal CK2.
  • the gate start pulses GSP1 and GSP2 are adjacent to each other, preceded by the gate start pulse GSP1, as shown in FIG.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CK2
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CK4.
  • FIG. 1A shows the configuration of each shift register stage SRi of the shift registers 51a and 51b.
  • the shift register stage SRi includes transistors Tr1, Tr2, Tr3, Tr4 and a capacitor CAP. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Qn-1, and the source is connected to the gate of the transistor Tr4.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor Tr4 serves as a transmission gate, and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor CAP is connected between the gate and source of the transistor Tr4. A node having the same potential as the gate of the transistor Tr4 is referred to as netA.
  • the gate is the clock input terminal CKB
  • the drain is the output terminal GOUT
  • the source is Each is connected to a low power input terminal VSS.
  • the gate is connected to the reset input terminal Qn + 1
  • the drain is connected to the output terminal GOUT
  • the source is connected to the Low power input terminal VSS.
  • the transistor Tr1 When a shift pulse is input to the set input terminal Qn-1, the transistor Tr1 is turned on to charge the capacitor CAP.
  • the shift pulses are the gate start pulses GSP1 and GSP2 for the shift register stages SR1 and SR2, respectively, and the previous gate outputs Gj-1 and Gk-1 for the other shift register stages SRi.
  • the capacitor CAP When the capacitor CAP is charged, the potential of the node netA rises, the transistor Tr4 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor Tr4. Next, the voltage is applied to the clock input terminal CKA.
  • the transistor Tr4 When the input of the gate pulse to the set input terminal Qn-1 is completed, the transistor Tr4 is turned off.
  • the transistor Tr3 is turned on by the reset pulse input to the reset input terminal Qn + 1 in order to release the charge held by the node netA and the output terminal GOUT of the shift register stage SRi being floated, and the node netA and the output The terminal GOUT is set to the potential of the low power supply VSS.
  • the transistor Tr2 is periodically turned on by the clock pulse input to the clock input terminal CKB, so that the node netA and the shift register stage
  • the output terminal GOUT of SRi is refreshed to the low power supply potential, that is, the gate line GLi is pulled low.
  • gate pulses are sequentially output to the gate lines G1, G2, G3,.
  • each stage of the first shift register and the second shift register is scanned by transmitting one of the two clock signals.
  • All scanning signal lines are used to output a scanning pulse to the signal line and to set the scanning signal line to the potential of the low-potential side power source outside the selection period by the other clock signal, that is, to pull the scanning signal line low. Can be half the frequency when driven by one scanning signal line drive circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor (transistor Tr2) in each stage of the first shift register and each second transistor (transistor Tr2) in each stage of the second shift register is set. It is possible to reduce the size to about half that of the conventional one. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • the second display device according to the present embodiment is obtained by changing the configuration of the shift register included in the gate drivers 5a and 5b in the liquid crystal display device 1 of FIG.
  • FIG. 4 shows the configuration of the gate drivers 5a and 5b in this case.
  • the gate driver 5a includes a first shift register 52a in which a plurality of shift register stages SR (SR1, SR3, SR5,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, a clock input terminal CKA / CKB / CKC / CKD, and a Low power input terminal VSS.
  • a clock signal (first clock signal) CK1 a clock signal (second clock signal) CK2, a clock signal (third clock signal) CK3, a clock signal (fourth clock signal) CK4,
  • a gate start pulse (shift pulse) GSP1 and a low power supply VSS are supplied.
  • the low power supply VSS may be a negative potential, a GND potential, or a positive potential. However, in order to surely turn off the TFT, it is set to a negative potential here.
  • the output from is the gate output Gi output to the i-th gate line GLi.
  • a gate start pulse GSP1 is input to the set input terminal Qn-1 of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the shift register stage (first stage) SR is alternated with the clock signal CK1 at the clock input terminal CKA, the clock signal CK2 at the clock input terminal CKB, and the clock input terminal.
  • the clock signal CK3 is input to CKC
  • the clock signal CK4 is input to the clock input terminal CKD.
  • the shift register stage (second stage) SR which is every other stage from the second shift register stage SR3, the clock signal CK2 is supplied to the clock input terminal CKA, the clock signal CK1 is supplied to the clock input terminal CKB,
  • the clock signal CK4 is input to the input terminal CKC, and the clock signal CK3 is input to the clock input terminal CKD.
  • the first stage and the second stage are alternately arranged in the first shift register 52a.
  • the clock signals CK1, CK2, CK3, and CK4 have waveforms as shown in FIG. 5B (CK1 refers to CKA, CK2 refers to CKB, CK3 refers to CKC, and CK4 refers to CKD, respectively). ing.
  • the clock signals CK1 and CK2 are configured such that their clock pulses do not overlap each other, and the clock pulse of the clock signal CK1 appears one clock pulse after the clock pulse of the clock signal CK2, and the clock signal CK2
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK1.
  • the clock signals CK3 and CK4 do not overlap with each other, and the clock pulse of the clock signal CK3 appears one clock pulse after the clock pulse of the clock signal CK4.
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK3.
  • the clock signals CK1, CK2, CK3, and CK4 appear after the clock pulse of the clock signal CK4 and the clock pulse of the clock signal CK3.
  • the pulse appears after the clock pulse of the clock signal CK1, the clock pulse of the clock signal CK2 appears after the clock pulse of the clock signal CK3, and the timing at which the clock pulse of the clock signal CK4 appears after the clock pulse of the clock signal CK2.
  • the gate start pulses GSP1 and GSP2 are adjacent to each other, preceded by the gate start pulse GSP1, as shown in FIG.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CK2
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CK4.
  • the gate driver 5b includes a second shift register 52b in which a plurality of shift register stages SR (SR2, SR4, SR6,...) Are connected in cascade.
  • Each shift register stage SR includes a set input terminal Qn ⁇ 1, an output terminal GOUT, a reset input terminal Qn + 1, a clock input terminal CKA / CKB / CKC / CKD, and a Low power input terminal VSS.
  • a clock signal (first clock signal) CK1 a clock signal (second clock signal) CK2, a clock signal (third clock signal) CK3, a clock signal (fourth clock signal) CK4
  • a gate start pulse (shift pulse) GSP2 and the low power supply VSS are supplied.
  • a gate start pulse GSP2 is input to the set input terminal Qn-1 of the first shift register stage SR2 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK3 is supplied to the clock input terminal CKA
  • the clock signal CK4 is supplied to the clock input terminal CKB
  • the clock input terminal is supplied to the clock input terminal CKB
  • the clock signal CK1 is input to CKC
  • the clock signal CK2 is input to the clock input terminal CKD.
  • the clock signal CK4 is supplied to the clock input terminal CKA
  • the clock signal CK3 is supplied to the clock input terminal CKB
  • the clock signal CK2 is input to the input terminal CKC
  • the clock signal CK1 is input to the clock input terminal CKD.
  • the third stage and the fourth stage are alternately arranged in the second shift register 52b.
  • FIG. 5A shows the configuration of each shift register stage SRi of the first shift register 52a and the second shift register 52b.
  • the shift register stage SRi includes transistors Tr1, Tr2, Tr3, Tr4, Tr5, Tr6 and a capacitor CAP. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Qn-1, and the source is connected to the gate of the transistor Tr4.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor Tr4 serves as a transmission gate, and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor CAP is connected between the gate and source of the transistor Tr4. A node having the same potential as the gate of the transistor Tr4 is referred to as netA.
  • the gate is the clock input terminal CKB
  • the drain is the output terminal GOUT
  • the source is Each is connected to a low power input terminal VSS.
  • the gate is connected to the reset input terminal Qn + 1
  • the drain is connected to the output terminal GOUT
  • the source is connected to the Low power input terminal VSS.
  • the gate is the clock input terminal CKC
  • the drain is the output terminal GOUT
  • the source is Each is connected to a low power input terminal VSS.
  • the gate is the clock input terminal CKD
  • the drain is the output terminal GOUT
  • the source is Each is connected to a low power input terminal VSS.
  • the transistor Tr1 When a shift pulse is input to the set input terminal Qn-1, the transistor Tr1 is turned on to charge the capacitor CAP.
  • the shift pulses are the gate start pulses GSP1 and GSP2 for the shift register stages SR1 and SR2, respectively, and the previous gate outputs Gj-1 and Gk-1 for the other shift register stages SRi.
  • the capacitor CAP When the capacitor CAP is charged, the potential of the node netA rises, the transistor Tr4 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor Tr4. Next, the voltage is applied to the clock input terminal CKA.
  • the transistor Tr4 When the input of the gate pulse to the set input terminal Qn-1 is completed, the transistor Tr4 is turned off.
  • the transistor Tr3 is turned on by the reset pulse input to the reset input terminal Qn + 1 in order to release the charge held by the node netA and the output terminal GOUT of the shift register stage SRi being floated, and the node netA and the output The terminal GOUT is set to the potential of the low power supply VSS.
  • gate pulses are sequentially output to the gate lines G1, G2, G3,.
  • each stage of the first shift register and the second shift register is scanned by one clock signal. All the scanning signal lines are used to output a scanning pulse at the same time and to set the scanning signal line to the potential of the low-potential side power source outside the selection period by the other three clock signals. Can be half the frequency when driven by one scanning signal line drive circuit.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • FIG. 11 shows a configuration of a liquid crystal display device 11 which is a third display device according to the present embodiment.
  • the liquid crystal display device 11 includes a display panel 12, a flexible printed circuit board 13, and a control board 14.
  • the display panel 12 includes a display region 12a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like on a glass substrate. ) SL... And an active matrix type display panel in which a gate driver (scanning signal line driving circuit) 15 is built.
  • the display area 12a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate line GL, and the source of the TFT 21 is connected to the source line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate lines GL are composed of gate lines GL1, GL2, GL3,... GLn, and are connected to the output of the gate driver (scanning signal line drive circuit) 15, respectively.
  • the plurality of source lines SL are made up of source lines SL1, SL2, SL3,..., SLm, and are connected to the output of the source driver 16 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 15 is provided in a region adjacent to the display region 12a on one side of the display region 12a in the direction in which the gate lines GL extend, and sequentially applies a gate pulse (scanning) to each of the gate lines GL. Pulse).
  • the gate driver 15 is monolithically formed with the display region 12a by using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like for the display panel 12. All gate drivers referred to as drivers, gate-in panels, etc. can be included in the gate driver 15.
  • the flexible printed circuit board 13 includes a source driver 16.
  • the source driver 16 supplies a data signal to each of the source lines SL.
  • the control board 14 is connected to the flexible printed board 13 and supplies necessary signals and power to the gate driver 15 and the source driver 16. Signals and power supplied to the gate driver 15 output from the control board 14 are supplied from the display panel 12 to the gate driver 15 via the flexible printed board 13.
  • FIG. 7 shows the configuration of the gate driver 15.
  • the gate driver 15 includes a first shift register 151a in which a plurality of shift register stages SR (SR1, SR3, SR5,...) Are cascade-connected, and a plurality of shift register stages SR (SR2, SR4, SR6,%) In cascade. And a connected second shift register 151b.
  • SR1, SR3, SR5, a plurality of shift register stages SR
  • SR2, SR4, SR6, a plurality of shift register stages SR
  • each shift register stage SR includes a set input terminal Qn-1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal (first clock signal) CK1 a clock signal (second clock signal) CK2, a gate start pulse (shift pulse) GSP1
  • a low power supply VSS (for convenience, a low power input terminal VSS) Is substituted with the same code as).
  • the low power supply VSS may be a negative potential, a GND potential, or a positive potential. However, in order to surely turn off the TFT, it is set to a negative potential here.
  • the output from is the gate output Gi output to the i-th gate line GLi.
  • a gate start pulse GSP1 is input to the set input terminal Qn-1 of the first shift register stage SR1 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to j includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK1 is input to the clock input terminal CKA and the clock signal CK2 is input to the clock input terminal CKB.
  • j is shifted from the second shift register stage SR3 to every other shift register stage (second stage) SR, the clock signal CK2 is inputted to the clock input terminal CKA and the clock signal is inputted to the clock input terminal CKB.
  • CK1 is input.
  • the first stage and the second stage are alternately arranged in the first shift register 151a.
  • the clock signals CK1 and CK2 have waveforms as shown in FIG. 8B (see CK1 for CKA and CK2 for CKB, respectively).
  • the clock signals CK1 and CK2 are configured such that their clock pulses do not overlap each other, and the clock pulse of the clock signal CK1 appears one clock pulse after the clock pulse of the clock signal CK2, and the clock signal CK2
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK1.
  • each shift register stage SR includes a set input terminal Qn-1, an output terminal GOUT, a reset input terminal Qn + 1, clock input terminals CKA and CKB, and a low power input terminal VSS.
  • a clock signal (third clock signal) CK3 a clock signal (fourth clock signal) CK4, a gate start pulse (shift pulse) GSP2, and the low power supply VSS are supplied.
  • a gate start pulse GSP2 is input to the set input terminal Qn-1 of the first shift register stage SR2 on one end side in the scanning direction, and each of the second and subsequent shift register stages SRi with respect to k includes a previous shift register.
  • the gate output Gi-2 of the stage SRi-2 is input.
  • the gate output Gi + 2 of the subsequent shift register stage SRi + 2 is input to the reset input terminal Qn + 1.
  • the clock signal CK3 is input to the clock input terminal CKA and the clock signal CK4 is input to the clock input terminal CKB.
  • the clock signal CK4 is input to the clock input terminal CKA and the clock signal is input to the clock input terminal CKB.
  • CK3 is input.
  • the third stage and the fourth stage are alternately arranged in the second shift register 151b.
  • the clock signals CK3 and CK4 have waveforms as shown in FIG. 8B (refer to CKA for CK3 and CKB for CK4, respectively).
  • the clock signals CK3 and CK4 do not overlap with each other, and the clock pulse of the clock signal CK3 appears one clock pulse after the clock pulse of the clock signal CK4.
  • the clock pulse has a timing that appears after one clock pulse after the clock pulse of the clock signal CK3.
  • the clock signals CK1, CK2, CK3, and CK4 have a clock pulse of the clock signal CK1 that appears after the clock pulse of the clock signal CK4, and a clock pulse of the clock signal CK3 that is a clock of the clock signal CK1.
  • the clock signal CK2 has a timing that appears next to the clock signal, a clock pulse of the clock signal CK2 appears after the clock pulse of the clock signal CK3, and a clock pulse of the clock signal CK4 appears after the clock pulse of the clock signal CK2.
  • the gate start pulses GSP1 and GSP2 are adjacent to each other and preceded by the gate start pulse GSP1.
  • the pulse of the gate start pulse GSP1 is synchronized with the clock pulse of the clock signal CK2
  • the pulse of the gate start pulse GSP2 is synchronized with the clock pulse of the clock signal CK4.
  • FIG. 8A shows a configuration of each shift register stage SRi of the first shift register 151a and the second shift register 151b.
  • the shift register stage SRi includes transistors Tr1, Tr2, Tr3, Tr4 and a capacitor CAP. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Qn-1, and the source is connected to the gate of the transistor Tr4.
  • the drain is connected to the clock input terminal CKA, and the source is connected to the output terminal GOUT. That is, the transistor Tr4 serves as a transmission gate, and passes and blocks the clock signal input to the clock input terminal CKA.
  • the capacitor CAP is connected between the gate and source of the transistor Tr4. A node having the same potential as the gate of the transistor Tr4 is referred to as netA.
  • the gate is the clock input terminal CKB
  • the drain is the output terminal GOUT
  • the source is the Each is connected to a low power input terminal VSS.
  • the gate is connected to the reset input terminal Qn + 1
  • the drain is connected to the output terminal GOUT
  • the source is connected to the Low power input terminal VSS.
  • the transistor Tr1 When a shift pulse is input to the set input terminal Qn-1, the transistor Tr1 is turned on to charge the capacitor CAP.
  • the shift pulses are the gate start pulses GSP1 and GSP2 for the shift register stages SR1 and SR2, respectively, and the previous gate outputs Gj-1 and Gk-1 for the other shift register stages SRi.
  • the capacitor CAP When the capacitor CAP is charged, the potential of the node netA rises, the transistor Tr4 is turned on, and the clock signal input from the clock input terminal CKA appears at the source of the transistor Tr4. Next, the voltage is applied to the clock input terminal CKA.
  • the transistor Tr4 When the input of the gate pulse to the set input terminal Qn-1 is completed, the transistor Tr4 is turned off.
  • the transistor Tr3 is turned on by the reset pulse input to the reset input terminal Qn + 1 in order to release the charge held by the node netA and the output terminal GOUT of the shift register stage SRi being floated, and the node netA and the output The terminal GOUT is set to the potential of the low power supply VSS.
  • the transistor Tr2 is periodically turned on by the clock pulse input to the clock input terminal CKB, so that the node netA and the shift register stage
  • the output terminal GOUT of SRi is refreshed to the low power supply potential, that is, the gate line GLi is pulled low.
  • gate pulses are sequentially output to the gate lines G1, G2, G3,.
  • each stage of the first shift register and the second shift register transmits the scanning signal by transmitting one of the two clock signals.
  • Half the frequency of driving with one scanning signal line driving circuit is sufficient.
  • the two different scanning signal lines appropriately set the gate start pulse of each scanning signal line driving circuit because the timings of the clock pulses of the first clock signal to the fourth clock signal are defined as described above. Thus, all the scanning signal lines can be sequentially scanned.
  • the ON duty of the clock pulse applied to each gate of the first transistor (transistor Tr2) in each stage of the first shift register and each second transistor (transistor Tr2) in each stage of the second shift register is set. It is possible to reduce the size to about half that of the conventional one. As a result, the threshold voltage shift phenomenon of the Low pulling transistor can be suppressed.
  • clock signals CK1 to CK4 may have a period in which clock pulses partially overlap each other.
  • the clock pulse indicates the active period of the clock signal.
  • the display device of the present invention includes the first scanning signal line driving circuit and the second scanning signal line driving circuit, and the scanning signal connected to the first scanning signal line driving circuit.
  • the first group of scanning signal lines composed of every other scanning signal line is the first scanning signal line.
  • a second group of scanning signal lines which are connected to the signal line driving circuit and are composed of the remaining scanning signal lines arranged every other line are connected to the second scanning signal line driving circuit, and
  • One scanning signal line driver circuit includes a first shift register to which two clock signals, a first clock signal and a second clock signal, are input.
  • Each stage of the first shift register includes , First clock input terminal and second clock input And the first shift register receives the first clock input signal at the first clock input terminal and the second clock input signal at the second clock input terminal.
  • Each stage of the first shift register has a cascade connection, and the clock pulse of the clock signal input to the first clock input terminal after the shift pulse is input from the previous stage is converted into the corresponding scanning signal.
  • a scanning pulse is output by transmitting the signal to the line, and each stage of the first shift register receives a clock signal input to the second clock input terminal at the gate.
  • a first transistor provided to connect and cut off the corresponding scanning signal line to the low potential side power supply of the scanning pulse, and the second scanning signal line driving circuit includes a third clock.
  • the second shift register receives the third clock input signal at the third clock input terminal and the fourth clock input signal at the fourth clock input terminal.
  • the fourth clock input signal is input to the input stage, the third clock input terminal, and the third clock input signal is input to the fourth clock input terminal.
  • each stage of the second shift register has a clock pulse of a clock signal inputted to the third clock input terminal after a shift pulse is inputted from the previous stage. Is transmitted to the corresponding scanning signal line to output a scanning pulse, and each stage of the second shift register has a clock signal input to the fourth clock input terminal input to the gate.
  • a second transistor provided so as to connect and cut off the scanning signal line to the low-potential-side power source of the scanning pulse, and the first clock signal, the second clock signal, and the third clock.
  • the signal and the fourth clock signal include a clock pulse of the first clock signal that appears next to a clock pulse of the fourth clock signal, and the third clock signal. Clock pulse of the second clock signal appears next to the clock pulse of the first clock signal, the clock pulse of the second clock signal appears after the clock pulse of the third clock signal, and The clock pulse has a timing that appears next to the clock pulse of the second clock signal.
  • the driving method of the display device of the present invention includes the first scanning signal line driving circuit including the first shift register and the second scanning signal line driving circuit including the second shift register. And arranged alternately every other scanning signal line connected to the first scanning signal line driving circuit and scanning signal line connected to the second scanning signal line driving circuit.
  • the first group of scanning signal lines made up of the scanned scanning signal lines are connected to the first scanning signal line drive circuit, and the second group of scanning signal lines arranged every other line.
  • a scanning signal line is a driving method of a display device for driving a display device connected to the second scanning signal line driver circuit, and a first clock signal and a first clock signal are supplied to each stage of the first shift register.
  • Each stage of the first shift register performs an operation of outputting a scan pulse by transmitting a clock pulse of the first clock signal to a corresponding scan signal line after a shift pulse is input from the previous stage.
  • a first stage and a second stage that performs an operation of outputting a scan pulse by transmitting a clock pulse of the second clock signal to a corresponding scan signal line after a shift pulse is input from the previous stage.
  • the second clock signal is input to the gates of the transistors provided in the first stage, the corresponding scanning signal lines are connected to the scanning pulses of the scanning pulses.
  • the operation of connecting and disconnecting from the low potential side power supply is performed, and the first clock signal is input to the gate of the transistor provided in the second stage in the second stage.
  • each stage of the second shift register is supplied with 2 of the third clock signal and the fourth clock signal.
  • each stage of the second shift register transmits the clock pulse of the third clock signal to the corresponding scanning signal line after the shift pulse is input from the previous stage, thereby scanning pulses.
  • a third stage that performs the operation of outputting the scan pulse and an operation that outputs the scan pulse by transmitting the clock pulse of the fourth clock signal to the corresponding scan signal line after the shift pulse is input from the previous stage.
  • the fourth stage is operated so as to be alternately arranged, and the fourth clock signal is input to the gate of the transistor provided in the third stage in the third stage.
  • the operation of connecting and disconnecting the corresponding scanning signal line from the low-potential side power source of the scanning pulse is performed, and the fourth stage is connected to the gate of the transistor provided in the fourth stage.
  • the corresponding scanning signal line is connected to and disconnected from the low potential side power source of the scanning pulse, and the first clock signal, the second clock signal, and the third clock are operated.
  • the clock pulse of the first clock signal appears next to the clock pulse of the fourth clock signal
  • the clock pulse of the third clock signal is the first clock signal. Appearing next to the clock pulse of the signal, the clock pulse of the second clock signal appearing next to the clock pulse of the third clock signal, and the clock pulse of the fourth clock signal.
  • Kkuparusu has a timing that appear on the next clock pulse of the second clock signal.
  • the present invention can be suitably used for a liquid crystal display device.

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Abstract

　第１のシフトレジスタ・第２のシフトレジスタの各段は、第１のクロック入力端子（ＣＫＡ）に入力されるクロック信号のクロックパルスを伝送することにより走査パルス（Ｑｎ－１）を出力し、第２のクロック入力端子（ＣＫＢ）に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタ（Ｔｒ２）を備えており、第１のシフトレジスタの２つのクロック信号と第２のシフトレジスタの２つのクロック信号とはクロックパルスのタイミングが互いにずれている。これにより、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現する。

Description

表示装置および表示装置の駆動方法
　本発明は、表示装置の走査信号線駆動回路に関するものである。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。特許文献１～３等には、ゲートモノリシックにより、シフトレジスタを構成した例が開示されている。
　図１２に、このようなゲートモノリシック化された液晶表示装置の、ゲートドライバにおけるシフトレジスタの構成例を示す。
　図１２に示すように、ゲートドライバはシフトレジスタ５０１を備えており、表示パネルのアクティブエリアである表示領域２００ａに対して、ゲートラインＧ１・Ｇ２・…の延びる方向に沿って片側に隣接する領域に配置されている。
　シフトレジスタ５０１は、縦続接続された複数のシフトレジスタ段ｓｒ（ｓｒ１・ｓｒ２・…）を備えている。各シフトレジスタ段ｓｒは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。
　ｉ番目（ｉ＝１、２、…）のシフトレジスタ段ｓｒｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインに出力されるゲート出力Ｇｉとなる。
　初段のシフトレジスタ段ｓｒ１のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ１が入力され、２段目以降のシフトレジスタ段ｓｒｉのそれぞれには、前段のシフトレジスタ段ｓｒｉ－１のゲート出力Ｇｉ－１が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ｓｒｉ＋１のゲート出力Ｇｉ＋１が入力される。
　クロック入力端子ＣＫＡとクロック入力端子ＣＫＢとの一方にクロック信号ＣＫ１、他方にクロック信号ＣＫ２が入力され、隣接するシフトレジスタ段ｓｒどうしでクロック信号ＣＫ１の入力先とクロック信号ＣＫ２の入力先とが入れ替わるようになっている。ここでは、ｉが奇数（ｉ＝１、３、５、…）のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ＣＫＡにはクロック信号ＣＫ１が入力され、クロック入力端子ＣＫＢにはクロック信号ＣＫ２が入力される。ｉが偶数（ｉ＝２、４、６、…）のシフトレジスタ段ｓｒｉにおいては、クロック入力端子ＣＫＡにはクロック信号ＣＫ２が入力され、クロック入力端子ＣＫＢにはクロック信号ＣＫ１が入力される。クロック信号ＣＫ１とクロック信号ＣＫ２とは、例えば図１４に示すようにクロックパルスの期間が互いに重ならない位相関係にある。
　このように、シフトレジスタ５０１は２相クロックによって駆動される。
　図１３に、上記シフトレジスタ段ｓｒの構成例を示す。
　図１３のシフトレジスタ段ｓｒは、特許文献１に記載されたものであり、ＲＳ（１）、ＲＳ（２）、ＲＳ（３）、…のそれぞれが各シフトレジスタ段ｓｒに相当しており、ｎチャネル型のＴＦＴ２１・２２・２３・２４を備えている。ダイオード接続されたＴＦＴ２１のゲートおよびドレインがセット入力端子Ｑｎ－１に、ＴＦＴ２３のゲートがリセット入力端子Ｑｎ＋１に、ＴＦＴ２２のドレインがクロック入力端子ＣＫＡに、ＴＦＴ２４のゲートがクロック入力端子ＣＫＢに、出力信号ＯＵＴ（ＯＵＴ１、ＯＵＴ２、…）がゲート出力Ｇｉに、ＰｓｔがゲートスタートパルスＧＳＰ１に、ＴＦＴ２３・２４の各ソースがＬｏｗ電源入力端子ＶＳＳに、それぞれ対応している。
　図１４に、図１３の構成のシフトレジスタ段ｓｒを備えたシフトレジスタの動作を示す。
　１Ｔの期間は１ライン期間であり、各ゲートラインの選択期間は１Ｔ以内の期間である。１Ｆの期間は１フレーム期間である。クロック信号ＣＫ１・ＣＫ２は、クロックパルスの期間（ハイレベルの期間）が互いに重ならない位相関係にある。
　シフトレジスタ段ＲＳ（１）において、ＴＦＴ２１のゲートおよびドレインにゲートスタートパルスＰｓｔが入力されると、ＴＦＴ２１がＯＮ状態となって、配線容量Ｃａ（図１４ではＣａ（１））が充電される。ゲートスタートパルスＰｓｔの入力が終了すると、ＴＦＴ２１はＯＦＦ状態となる。配線容量Ｃａは、ＴＦＴ２１のソース、ＴＦＴ２２のゲート、および、ＴＦＴ２３のドレインに囲まれて接続された配線に形成された容量である。配線容量Ｃａの充電によりＴＦＴ２２がＯＮ状態となって、クロック信号ＣＫ１が出力信号ＯＵＴ１として出力される。このとき、ブートストラップ効果によりＴＦＴ２２のゲート電位が突き上げられて、クロック信号ＣＫ１は急峻な立ち上がりで出力信号ＯＵＴ１として出力される。
　次に、シフトレジスタ段ＲＳ（２）において、シフトレジスタ段ＲＳ（１）の出力信号ＯＵＴ１が、ＴＦＴ２１のゲートおよびドレインに入力され、シフトレジスタ段ＲＳ（１）と同様の動作を行う。このとき、シフトレジスタ段ＲＳ（２）の出力信号ＯＵＴ２にはクロック信号ＣＫ２が出力される。また、クロック信号ＣＫ２のクロックパルスに相当する出力信号ＯＵＴ２のパルスがシフトレジスタ段ＲＳ（１）のＴＦＴ２３のゲートに入力されてＴＦＴ２３がＯＮ状態となり、シフトレジスタ段ＲＳ（１）の容量配線Ｃａが、ＴＦＴ２３・２４の各ソースに入力されるＬｏｗ電源電圧Ｖｓｓによって放電される。
　以降、各シフトレジスタ段ＲＳからは、出力信号ＯＵＴ３・ＯＵＴ４・…としてクロックパルスが順次出力されていく。奇数段の出力信号ＯＵＴ１・ＯＵＴ３・…にはクロック信号ＣＫ１のクロックパルスが出力され、偶数段の出力信号ＯＵＴ２・ＯＵＴ４・…にはクロック信号ＣＫ２のクロックパルスが出力される。
　また、クロック信号ＣＫ２のクロックパルスは奇数段のシフトレジスタ段ＲＳ（１）・ＲＳ（３）・…のＴＦＴ２４のゲートに入力され、クロック信号ＣＫ１のクロックパルスは偶数段のシフトレジスタ段ＲＳ（２）・ＲＳ（４）・…のＴＦＴ２４のゲートに入力される。これにより、各ＴＦＴ２４はクロックパルスが入力される度にＯＮ状態となり、当該ＯＮ期間にゲートラインがＬｏｗ電圧Ｖｓｓに固定される。これはゲートラインのＬｏｗ引きと呼ばれる。
日本国公開特許公報「特開２００１－２７３７８５号公報（公開日：２００１年１０月５日）」 日本国公開特許公報「特開２００６－２４３５０号公報（公開日：２００６年１月２６日）」 日本国公開特許公報「特開２００７－１１４７７１号公報（公開日：２００７年５月１０日）」
　しかしながら、特許文献１～３に記載されているような、従来のゲートモノリシック化された液晶表示装置においては、ゲートラインの選択期間外にゲートラインをＬｏｗ電圧（図１３ではＬｏｗ電圧Ｖｓｓに相当）に周期的に固定するＬｏｗ引き用のＴＦＴ（図１３ではＴＦＴ２４に相当）のゲートにＯＮ電圧が印加される期間が長いことにより、当該ＴＦＴの閾値電圧がシフトするという問題がある。上記ゲートモノリシックではＴＦＴがｎチャネル型であるので、閾値電圧は上昇する方向にシフトする。図１４の例では、クロック信号ＣＫ１・ＣＫ２の波形から分かるように、Ｌｏｗ引き用のＴＦＴのＯＮデューティが５０％近くあり、これが閾値電圧の大きなシフトをもたらす。
　Ｌｏｗ引きは、図１４のクロック信号ＣＫ１・ＣＫ２の波形から分かるように、クロック信号ＣＫ１・ＣＫ２が出力信号ＯＵＴとして出力されている期間の、出力されたクロック信号自身のＬｏｗ電圧によっても一部行われることとなるが、上述したＴＦＴの閾値電圧のシフト現象が発生すると、Ｌｏｗ引き用のＴＦＴが十分にＯＮ状態とならなくなり、ゲートラインを確実にＬｏｗ引きすることが困難になる。ゲートラインの選択期間外におけるＬｏｗ引き用のＴＦＴのＯＦＦ期間は、ゲートラインがフローティング状態となる。このフローティング期間が長いと、ソースラインなどからゲートラインへノイズが伝搬したときに、ゲートラインの電位が画素の選択素子を確実にＯＦＦ状態とする電位から逸脱する虞がある。従って、Ｌｏｗ引き用のＴＦＴを確実にＯＮ状態として、ゲートラインの電位を正常に周期的にＬｏｗ電圧に固定することが望ましい。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置および表示装置の駆動方法を実現することにある。
　本発明の表示装置は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置において、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、上記第１の走査信号線駆動回路は、第１のクロック信号と第２のクロック信号との２つのクロック信号が入力される第１のシフトレジスタを備えており、上記第１のシフトレジスタの各段は、第１のクロック入力端子および第２のクロック入力端子を備えており、上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第２のクロック入力信号が入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第１のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタを備えており、上記第２の走査信号線駆動回路は、第３のクロック信号と第４のクロック信号との２つのクロック信号が入力される第２のシフトレジスタを備えており、上記第２のシフトレジスタの各段は、第３のクロック入力端子および第４のクロック入力端子を備えており、上記第２のシフトレジスタは、上記第３のクロック入力端子に上記第３のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第４のクロック入力信号が入力される段と、上記第３のクロック入力端子に上記第４のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第３のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第３のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第２のシフトレジスタの各段は、上記第４のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第２のトランジスタを備えており、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタおよび第２のシフトレジスタの各段における第２のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置において、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、上記第１の走査信号線駆動回路は、第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号との４つのクロック信号が入力される第１のシフトレジスタを備えており、上記第１のシフトレジスタの各段は、第１のクロック入力端子と第２のクロック入力端子と第３のクロック入力端子と第４のクロック入力端子とを備えており、上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が、上記第２のクロック入力端子に上記第２のクロック入力信号が、上記第３のクロック入力端子に上記第３のクロック信号が、上記第４のクロック入力端子に上記第４のクロック信号がそれぞれ入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が、上記第２のクロック入力端子に上記第１のクロック入力信号が、上記第３のクロック入力端子に上記第４のクロック信号が、上記第４のクロック入力端子に上記第３のクロック信号がそれぞれ入力される段とが交互に縦続接続された構成であり、上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタと、上記第３のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第２のトランジスタと、上記第４のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第３のトランジスタとを備えており、上記第２の走査信号線駆動回路は、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号との４つのクロック信号が入力される第２のシフトレジスタを備えており、上記第２のシフトレジスタの各段は、第５のクロック入力端子と第６のクロック入力端子と第７のクロック入力端子と第８のクロック入力端子とを備えており、上記第２のシフトレジスタは、上記第５のクロック入力端子に上記第３のクロック入力信号が、上記第６のクロック入力端子に上記第４のクロック入力信号が、上記第７のクロック入力端子に上記第１のクロック信号が、上記第８のクロック入力端子に上記第２のクロック信号がそれぞれ入力される段と、上記第５のクロック入力端子に上記第４のクロック入力信号が、上記第６のクロック入力端子に上記第３のクロック入力信号が、上記第７のクロック入力端子に上記第２のクロック信号が、上記第８のクロック入力端子に上記第１のクロック信号がそれぞれ入力される段とが交互に縦続接続された構成であり、上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第５のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第２のシフトレジスタの各段は、上記第６のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第４のトランジスタと、上記第７のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第５のトランジスタと、上記第８のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第６のトランジスタとを備えており、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、１つのクロック信号の伝送によって走査信号線に走査パルスを出力するとともに、他の３つのクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタないし第３のトランジスタおよび第２のシフトレジスタの各段における第４のトランジスタないし第６のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。また、各段にＬｏｗ引き用のトランジスタが３つあって、それぞれが入力されるクロックパルスの期間にＬｏｗ引きを行うので、走査信号線をＬｏｗ引きする期間を長くすることができ、選択期間外の走査信号線の電位をより安定化することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの一方は、上記パネルの表示領域に対して走査信号線の延びる方向の一方側に隣接する領域に設けられており、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの他方は、上記パネルの表示領域に対して走査信号線の延びる方向の他方側に隣接する領域に設けられていることを特徴としている。
　上記の発明によれば、２つの走査信号線駆動回路が表示領域を挟むように設けられる。また、各走査信号線駆動回路は、全走査信号線の半分だけ駆動すればよいので、シフトレジスタの段数が少ない。従って、各走査信号線駆動回路は占有面積を小さくすることができ、パネル上で表示領域を中央に挟んだ狭額縁領域の表示装置を提供することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置において、走査信号線駆動回路は、上記パネルの表示領域に対して走査信号線の延びる方向の一方に隣接する領域に設けられているとともに、走査信号線に接続された、第１のシフトレジスタと第２のシフトレジスタとを備えており、上記第１のシフトレジスタに接続される走査信号線と上記第２のシフトレジスタに接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１のシフトレジスタに接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２のシフトレジスタに接続されており、上記第１のシフトレジスタには、第１のクロック信号と第２のクロック信号との２つのクロック信号が入力され、上記第１のシフトレジスタの各段は、第１のクロック入力端子と第２のクロック入力端子とを備えており、上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第２のクロック入力信号が入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第１のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタを備えており、上記第２のシフトレジスタには、上記第３のクロック信号と上記第４のクロック信号との２つのクロック信号が入力され、上記第２のシフトレジスタの各段は、第３のクロック入力端子と第４のクロック入力端子とを備えており、上記第２のシフトレジスタは、上記第３のクロック入力端子に上記第３のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第４のクロック入力信号が入力される段と、上記第３のクロック入力端子に上記第４のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第３のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第３のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第２のシフトレジスタの各段は、上記第４のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第２のトランジスタを備えており、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つのシフトレジスタによって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタおよび第２のシフトレジスタの各段における第２のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、表示領域との同時プロセスおよびパネル小型化が可能となるドライバ形態の有利さをさらに活かすことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、表示領域との同時プロセスおよびパネル小型化が可能となるドライバ形態の有利さをさらに活かすことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルはアモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性がｎ型のみに限られて電源電圧範囲が一方の極性側に大きく偏った場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルは多結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルはＣＧシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記パネルは微結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置であって、第１のシフトレジスタを備えた第１の走査信号線駆動回路と第２のシフトレジスタを備えた第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号との２つのクロック信号を入力し、上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、上記第１の段には、上記第１の段に設けられたトランジスタのゲートへ上記第２のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２の段には、上記第２の段に設けられたトランジスタのゲートへ上記第１のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２のシフトレジスタの各段に、第３のクロック信号と第４のクロック信号との２つのクロック信号を入力し、上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、上記第３の段には、上記第３の段に設けられたトランジスタのゲートへ上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第４の段には、上記第４の段に設けられたトランジスタのゲートへ上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタおよび第２のシフトレジスタの各段における第２のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置の駆動方法を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置であって、第１のシフトレジスタを備えた第１の走査信号線駆動回路と第２のシフトレジスタを備えた第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号との４つのクロック信号を入力し、上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、上記第１の段には、上記第１の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第２のクロック信号または上記第３のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２の段には、上記第２の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第３のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２のシフトレジスタの各段に、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号との４つのクロック信号を入力し、上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、上記第３の段には、上記第３の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第２のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第４の段には、上記第４の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第２のクロック信号または上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタないし第３のトランジスタおよび第２のシフトレジスタの各段における第４のトランジスタないし第６のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。また、各段にＬｏｗ引き用のトランジスタが３つあって、それぞれが入力されるクロックパルスの期間にＬｏｗ引きを行うので、走査信号線をＬｏｗ引きする期間を長くすることができ、選択期間外の走査信号線の電位をより安定化することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置の駆動方法を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの一方は、上記パネルの表示領域に対して走査信号線の延びる方向の一方側に隣接する領域に設けられており、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの他方は、上記パネルの表示領域に対して走査信号線の延びる方向の他方側に隣接する領域に設けられていることを特徴としている。
　上記の発明によれば、２つの走査信号線駆動回路が表示領域を挟むように設けられる。また、各走査信号線駆動回路は、全走査信号線の半分だけ駆動すればよいので、シフトレジスタの段数が少ない。従って、各走査信号線駆動回路は占有面積を小さくすることができ、パネル上で表示領域を中央に挟んだ狭額縁領域の表示装置を良好に駆動することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、アクティブマトリクス型のパネルを備えた表示装置であって、走査信号線駆動回路は、上記パネルの表示領域に対して走査信号線の延びる方向の一方に隣接する領域に設けられているとともに、走査信号線に接続された、第１のシフトレジスタと第２のシフトレジスタとを備えており、上記第１のシフトレジスタに接続される走査信号線と上記第２のシフトレジスタに接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１のシフトレジスタに接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２のシフトレジスタに接続されている表示装置を駆動する表示装置の駆動方法であって、上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号との２つのクロック信号を入力し、上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、上記第１の段には、上記第１の段に設けられたトランジスタのゲートへ上記第２のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２の段には、上記第２の段に設けられたトランジスタのゲートへ上記第１のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２のシフトレジスタの各段に、第３のクロック信号と第４のクロック信号との２つのクロック信号を入力し、上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、上記第３の段には、上記第３の段に設けられたトランジスタのゲートへ上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第４の段には、上記第４の段に設けられたトランジスタのゲートへ上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴としている。
　上記の発明によれば、走査信号線を異なる２つのシフトレジスタによって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタおよび第２のシフトレジスタの各段における第２のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置の駆動方法を実現することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、表示領域との同時プロセスおよびパネル小型化が可能となるドライバ形態の有利さをさらに活かすことができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴としている。
　上記の発明によれば、いわゆるゲートモノリシック化された表示装置において、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、表示領域との同時プロセスおよびパネル小型化が可能となるドライバ形態の有利さをさらに活かすことができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、上記パネルはアモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性がｎ型のみに限られて電源電圧範囲が一方の極性側に大きく偏った場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置の駆動方法は、上記課題を解決するために、上記パネルは多結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであって第１の表示装置のシフトレジスタ段を説明する図であり、（ａ）は第１の表示装置のシフトレジスタ段の構成を示す回路図、（ｂ）は（ａ）の回路の動作を示すタイミングチャートである。 第１の表示装置の動作を示すタイミングチャートである。 第１の表示装置のゲートドライバの構成を示すブロック図である。 本発明の実施形態を示すものであり、第２の表示装置のゲートドライバの構成を示すブロック図である。 第２の表示装置のシフトレジスタ段を説明する図であり、（ａ）は第２の表示装置のシフトレジスタ段の構成を示す回路図、（ｂ）は（ａ）の回路の動作を示すタイミングチャートである。 第２の表示装置の動作を示すタイミングチャートである。 本発明の実施形態を示すものであり、第３の表示装置のゲートドライバの構成を示すブロック図である。 第３の表示装置のシフトレジスタ段を説明する図であり、（ａ）は第３の表示装置のシフトレジスタ段の構成を示す回路図、（ｂ）は（ａ）の回路の動作を示すタイミングチャートである。 第３の表示装置の動作を示すタイミングチャートである。 第１の表示装置および第２の表示装置の構成を示すブロック図である。 第３の表示装置の構成を示すブロック図である。 従来技術を示すものであり、表示装置のゲートドライバの構成を示すブロック図である。 従来技術を示すものであり、ゲートドライバのシフトレジスタの構成を示す回路図である。 図１３のシフトレジスタの動作を示すタイミングチャートである。
符号の説明
　１、１１　　　　　液晶表示装置（表示装置）
　５ａ　　　　　　　ゲートドライバ（第１の走査信号線駆動回路）
　５ｂ　　　　　　　ゲートドライバ（第２の走査信号線駆動回路）
　１５　　　　　　　ゲートドライバ（走査信号線駆動回路）
　５１ａ　　　　　　第１のシフトレジスタ
　５１ｂ　　　　　　第２のシフトレジスタ
　５２ａ　　　　　　第１のシフトレジスタ
　５２ｂ　　　　　　第２のシフトレジスタ
　１５１ａ　　　　　第１のシフトレジスタ
　１５１ｂ　　　　　第２のシフトレジスタ
　ＧＬ１～ＧＬｎ　　ゲートライン（走査信号線）
　ＣＫ１　　　　　　クロック信号（第１のクロック信号）
　ＣＫ２　　　　　　クロック信号（第２のクロック信号）
　ＣＫ３　　　　　　クロック信号（第３のクロック信号）
　ＣＫ４　　　　　　クロック信号（第４のクロック信号）
　ＣＫＡ　　　　　　クロック入力端子（第１のクロック入力端子）
　ＣＫＢ　　　　　　クロック入力端子（第２のクロック入力端子）
　ＣＫＣ　　　　　　クロック入力端子（第３のクロック入力端子）
　ＣＫＤ　　　　　　クロック入力端子（第４のクロック入力端子）
　Ｔｒ２　　　　　　トランジスタ（第１のトランジスタ、第２のトランジスタ、第４のトランジスタ）
　Ｔｒ５　　　　　　トランジスタ（第２のトランジスタ、第５のトランジスタ）
　Ｔｒ６　　　　　　トランジスタ（第３のトランジスタ、第６のトランジスタ）
　本発明の一実施形態について図１ないし図１２に基づいて説明すると以下の通りである。
　〔第１の実施形態〕
　図１０に、本実施形態に係る第１の表示装置である液晶表示装置１の構成を示す。
　液晶表示装置１は、表示パネル２、フレキシブルプリント基板３、および、コントロール基板４を備えている。
　表示パネル２は、ガラス基板上にアモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）５ａ・５ｂが作りこまれたアクティブマトリクス型の表示パネルである。表示領域２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートラインＧＬ…はゲートラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、そのうち１つおきに配置されたゲートラインＧＬ１・ＧＬ３・ＧＬ５…からなる第１のグループのゲートラインＧＬ…はゲートドライバ（第１の走査信号線駆動回路）５ａの出力に接続されており、残りの１つおきに配置されたゲートラインＧＬ２・ＧＬ４・ＧＬ６…からなる第２のグループのゲートラインＧＬ…はゲートドライバ（第２の走査信号線駆動回路）５ｂの出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ５ａは、表示パネル２上で表示領域２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、第１のグループのゲートラインＧＬ１・ＧＬ３・ＧＬ５…のそれぞれに順次ゲートパルス（走査パルス）を供給する。ゲ－トドライバ５ｂは、表示パネル２上で表示領域２ａに対してゲートラインＧＬ…の延びる方向の他方側に隣接する領域に設けられており、第２のグループのゲートラインＧＬ２・ＧＬ４・ＧＬ６…のそれぞれに順次ゲートパルス（走査パルス）を供給する。これらのゲートドライバ５ａ・５ｂは表示パネル２に、アモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて、表示領域２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ５ａ・５ｂに含まれ得る。
　フレキシブルプリント基板３は、ソースドライバ６を備えている。ソースドライバ６はソースラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板４はフレキシブルプリント基板３に接続されており、ゲートドライバ５ａ・５ｂおよびソースドライバ６に必要な信号や電源を供給する。コントロール基板４から出力されたゲートドライバ５ａ・５ｂへ供給する信号および電源は、フレキシブルプリント基板３を介して表示パネル２上からゲートドライバ５ａ・５ｂへ供給される。
　図３に、ゲートドライバ５ａ・５ｂの構成を示す。
　ゲートドライバ５ａは、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第１のシフトレジスタ５１ａを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号（第１のクロック信号）ＣＫ１、クロック信号（第２のクロック信号）ＣＫ２、ゲートスタートパルス（シフトパルス）ＧＳＰ１、および、Ｌｏｗ電源ＶＳＳ（便宜上、Ｌｏｗ電源入力端子ＶＳＳと同じ符号で代用する）が供給される。Ｌｏｗ電源ＶＳＳは負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第１のシフトレジスタ５１ａ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝１、３、５、…、ｊ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｊについて１段おきにあるシフトレジスタ段（第１の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ１が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ２が入力される。ｊについて２段目のシフトレジスタ段ＳＲ３から１段おきにあるシフトレジスタ段（第２の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ２が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ１が入力される。このように、第１のシフトレジスタ５１ａ内では、第１の段と第２の段とが交互に並ぶ。
　クロック信号ＣＫ１・ＣＫ２は、図１の（ｂ）に示すような波形（ＣＫ１はＣＫＡを、ＣＫ２はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ１・ＣＫ２は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ１のクロックパルスはクロック信号ＣＫ２のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ２のクロックパルスはクロック信号ＣＫ１のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　ゲートドライバ５ｂは、複数のシフトレジスタ段ＳＲ（ＳＲ２、ＳＲ４、ＳＲ６、…）が縦続接続された第２のシフトレジスタ５１ｂを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号（第３のクロック信号）ＣＫ３、クロック信号（第４のクロック信号）ＣＫ４、ゲートスタートパルス（シフトパルス）ＧＳＰ２、および、前記Ｌｏｗ電源ＶＳＳが供給される。
　第２のシフトレジスタ５１ｂ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝２、４、６、…、ｋ＝ｉ／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ２のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ２からｋについて１段おきにあるシフトレジスタ段（第３の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ３が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ４が入力される。ｋについて２段目のシフトレジスタ段ＳＲ４から１段おきにあるシフトレジスタ段（第４の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ４が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ３が入力される。このように、第２のシフトレジスタ５１ｂ内では、第３の段と第４の段とが交互に並ぶ。
　クロック信号ＣＫ３・ＣＫ４は、図１の（ｂ）に示すような波形（ＣＫ３はＣＫＡを、ＣＫ４はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ３・ＣＫ４は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ３のクロックパルスはクロック信号ＣＫ４のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ４のクロックパルスはクロック信号ＣＫ３のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　また、図２に示すように、クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、クロック信号ＣＫ１のクロックパルスがクロック信号ＣＫ４のクロックパルスの次に現れ、クロック信号ＣＫ３のクロックパルスがクロック信号ＣＫ１のクロックパルスの次に現れ、クロック信号ＣＫ２のクロックパルスがクロック信号ＣＫ３のクロックパルスの次に現れ、クロック信号ＣＫ４のクロックパルスがクロック信号ＣＫ２のクロックパルスの次に現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図２に示すように、ゲートスタートパルスＧＳＰ１を先行させた、互いに隣接しているパルスである。ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫ２のクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫ４のクロックパルスに同期している。
　次に、図１の（ａ）にシフトレジスタ５１ａ・５１ｂの各シフトレジスタ段ＳＲｉの構成を示す。
　シフトレジスタ段ＳＲｉは、トランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４および容量ＣＡＰを備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｑｎ－１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰは、トランジスタＴｒ４のゲートとソースとの間に接続されている。トランジスタＴｒ４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ２（第１のシフトレジスタ５１ａにおいては第１のトランジスタ、第２のシフトレジスタ５１ｂにおいては第２のトランジスタに相当）において、ゲートはクロック入力端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｑｎ＋１に、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図１の（ｂ）を用いて、図１の（ａ）の構成のシフトレジスタ段ＳＲｉの動作について説明する。
　セット入力端子Ｑｎ－１にシフトパルスが入力されると、トランジスタＴｒ１がＯＮ状態となり、容量ＣＡＰを充電する。このシフトパルスは、シフトレジスタ段ＳＲ１・ＳＲ２についてはそれぞれ、ゲートスタートパルスＧＳＰ１・ＧＳＰ２であり、それ以外のシフトレジスタ段ＳＲｉについては前段のゲート出力Ｇｊ－１・Ｇｋ－１である。容量ＣＡＰが充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴｒ４のソースに現れるが、次にクロック入力端子ＣＫＡにクロックパルスが入力された瞬間に容量ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスとなる。
　セット入力端子Ｑｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ４がＯＦＦ状態となる。そして、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｑｎ＋１に入力されるリセットパルスによってトランジスタＴｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源ＶＳＳの電位とする。
　その後、再びセット入力端子Ｑｎ－１にシフトパルスが入力されるまでは、クロック入力端子ＣＫＢに入力されるクロックパルスによって、トランジスタＴｒ２が周期的にＯＮ状態となることにより、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴをＬｏｗ電源電位にリフレッシュする、すなわちゲートラインＧＬｉをＬｏｗ引きする。
　このようにして、図２に示すように、ゲートラインＧ１・Ｇ２・Ｇ３・…に順次ゲートパルスが出力されていく。
　本実施形態では、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタ（トランジスタＴｒ２）および第２のシフトレジスタの各段における第２のトランジスタ（トランジスタＴｒ２）の各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができる。
　〔第２の実施形態〕
　本実施形態に係る第２の表示装置は、図１０の液晶表示装置１において、ゲートドライバ５ａ・５ｂが備えるシフトレジスタの構成を変えたものである。
　図４に、この場合のゲートドライバ５ａ・５ｂの構成を示す。
　ゲートドライバ５ａは、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第１のシフトレジスタ５２ａを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ・ＣＫＣ・ＣＫＤ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号（第１のクロック信号）ＣＫ１、クロック信号（第２のクロック信号）ＣＫ２、クロック信号（第３のクロック信号）ＣＫ３、クロック信号（第４のクロック信号）ＣＫ４、ゲートスタートパルス（シフトパルス）ＧＳＰ１、および、Ｌｏｗ電源ＶＳＳ（便宜上、Ｌｏｗ電源入力端子ＶＳＳと同じ符号で代用する）が供給される。Ｌｏｗ電源ＶＳＳは負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第１のシフトレジスタ５２ａ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝１、３、５、…、ｊ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｊについて１段おきにあるシフトレジスタ段（第１の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ１が、クロック入力端子ＣＫＢにクロック信号ＣＫ２が、クロック入力端子ＣＫＣにクロック信号ＣＫ３が、クロック入力端子ＣＫＤにクロック信号ＣＫ４が、それぞれ入力される。ｊについて２段目のシフトレジスタ段ＳＲ３から１段おきにあるシフトレジスタ段（第２の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ２が、クロック入力端子ＣＫＢにクロック信号ＣＫ１が、クロック入力端子ＣＫＣにクロック信号ＣＫ４が、クロック入力端子ＣＫＤにクロック信号ＣＫ３が、それぞれ入力される。このように、第１のシフトレジスタ５２ａ内では、第１の段と第２の段とが交互に並ぶ。
　クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、図５の（ｂ）に示すような波形（ＣＫ１はＣＫＡを、ＣＫ２はＣＫＢを、ＣＫ３はＣＫＣを、ＣＫ４はＣＫＤを、それぞれ参照。）を有している。
　クロック信号ＣＫ１・ＣＫ２は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ１のクロックパルスはクロック信号ＣＫ２のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ２のクロックパルスはクロック信号ＣＫ１のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　クロック信号ＣＫ３・ＣＫ４は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ３のクロックパルスはクロック信号ＣＫ４のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ４のクロックパルスはクロック信号ＣＫ３のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　また、クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、図５の（ｂ）および図６に示すように、クロック信号ＣＫ１のクロックパルスがクロック信号ＣＫ４のクロックパルスの次に現れ、クロック信号ＣＫ３のクロックパルスがクロック信号ＣＫ１のクロックパルスの次に現れ、クロック信号ＣＫ２のクロックパルスがクロック信号ＣＫ３のクロックパルスの次に現れ、クロック信号ＣＫ４のクロックパルスがクロック信号ＣＫ２のクロックパルスの次に現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図６に示すように、ゲートスタートパルスＧＳＰ１を先行させた、互いに隣接しているパルスである。ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫ２のクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫ４のクロックパルスに同期している。
　ゲートドライバ５ｂは、複数のシフトレジスタ段ＳＲ（ＳＲ２、ＳＲ４、ＳＲ６、…）が縦続接続された第２のシフトレジスタ５２ｂを備えている。各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ・ＣＫＣ・ＣＫＤ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板４からは、クロック信号（第１のクロック信号）ＣＫ１、クロック信号（第２のクロック信号）ＣＫ２、クロック信号（第３のクロック信号）ＣＫ３、クロック信号（第４のクロック信号）ＣＫ４、ゲートスタートパルス（シフトパルス）ＧＳＰ２、および、前記Ｌｏｗ電源ＶＳＳが供給される。
　第２のシフトレジスタ５２ｂ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝２、４、６、…、ｋ＝ｉ／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ２のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ２からｋについて１段おきにあるシフトレジスタ段（第３の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ３が、クロック入力端子ＣＫＢにクロック信号ＣＫ４が、クロック入力端子ＣＫＣにクロック信号ＣＫ１が、クロック入力端子ＣＫＤにクロック信号ＣＫ２が、それぞれ入力される。ｋについて２段目のシフトレジスタ段ＳＲ４から１段おきにあるシフトレジスタ段（第４の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ４が、クロック入力端子ＣＫＢにクロック信号ＣＫ３が、クロック入力端子ＣＫＣにクロック信号ＣＫ２が、クロック入力端子ＣＫＤにクロック信号ＣＫ１が、それぞれ入力される。このように、第２のシフトレジスタ５２ｂ内では、第３の段と第４の段とが交互に並ぶ。
　次に、図５の（ａ）に第１のシフトレジスタ５２ａおよび第２のシフトレジスタ５２ｂの各シフトレジスタ段ＳＲｉの構成を示す。
　シフトレジスタ段ＳＲｉは、トランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４・Ｔｒ５・Ｔｒ６および容量ＣＡＰを備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｑｎ－１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰは、トランジスタＴｒ４のゲートとソースとの間に接続されている。トランジスタＴｒ４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ２（第１のシフトレジスタ５２ａにおいては第１のトランジスタ、第２のシフトレジスタ５２ｂにおいては第４のトランジスタに相当）において、ゲートはクロック入力端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｑｎ＋１に、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　トランジスタＴｒ５（第１のシフトレジスタ５２ａにおいては第２のトランジスタ、第２のシフトレジスタ５２ｂにおいては第５のトランジスタに相当）において、ゲートはクロック入力端子ＣＫＣに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ６（第１のシフトレジスタ５２ａにおいては第３のトランジスタ、第２のシフトレジスタ５２ｂにおいては第６のトランジスタに相当）において、ゲートはクロック入力端子ＣＫＤに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図５の（ｂ）を用いて、図５の（ａ）の構成のシフトレジスタ段ＳＲｉの動作について説明する。
　セット入力端子Ｑｎ－１にシフトパルスが入力されると、トランジスタＴｒ１がＯＮ状態となり、容量ＣＡＰを充電する。このシフトパルスは、シフトレジスタ段ＳＲ１・ＳＲ２についてはそれぞれ、ゲートスタートパルスＧＳＰ１・ＧＳＰ２であり、それ以外のシフトレジスタ段ＳＲｉについては前段のゲート出力Ｇｊ－１・Ｇｋ－１である。容量ＣＡＰが充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴｒ４のソースに現れるが、次にクロック入力端子ＣＫＡにクロックパルスが入力された瞬間に容量ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスとなる。
　セット入力端子Ｑｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ４がＯＦＦ状態となる。そして、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｑｎ＋１に入力されるリセットパルスによってトランジスタＴｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源ＶＳＳの電位とする。
　その後、再びセット入力端子Ｑｎ－１にシフトパルスが入力されるまでは、クロック入力端子ＣＫＢに入力されるクロックパルスによって、トランジスタＴｒ２・Ｔｒ５・Ｔｒ６が周期的に順次ＯＮ状態となることにより、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴをＬｏｗ電源電位にリフレッシュする、すなわちゲートラインＧＬｉをＬｏｗ引きする。
　このようにして、図６に示すように、ゲートラインＧ１・Ｇ２・Ｇ３・…に順次ゲートパルスが出力されていく。
　本実施形態では、走査信号線を異なる２つの走査信号線駆動回路によって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、１つのクロック信号の伝送によって走査信号線に走査パルスを出力するとともに、他の３つのクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタないし第３のトランジスタおよび第２のシフトレジスタの各段における第４のトランジスタないし第６のトランジスタの各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。また、各段にＬｏｗ引き用のトランジスタが３つ（トランジスタＴｒ２・Ｔｒ５・Ｔｒ６）あって、それぞれが入力されるクロックパルスの期間にＬｏｗ引きを行うので、走査信号線をＬｏｗ引きする期間を長くすることができ、選択期間外の走査信号線の電位をより安定化することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができる。
　〔第３の実施形態〕
　図１１に、本実施形態に係る第３の表示装置である液晶表示装置１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上にアモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域１２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートラインＧＬ…はゲートラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。このゲートドライバ１５は表示パネル１２に、アモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて、表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
　図７に、ゲートドライバ１５の構成を示す。
　ゲートドライバ１５は、複数のシフトレジスタ段ＳＲ（ＳＲ１、ＳＲ３、ＳＲ５、…）が縦続接続された第１のシフトレジスタ１５１ａと、複数のシフトレジスタ段ＳＲ（ＳＲ２、ＳＲ４、ＳＲ６、…）が縦続接続された第２のシフトレジスタ１５１ｂとを備えている。
　第１のシフトレジスタ１５１ａにおいて、各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板１４からは、クロック信号（第１のクロック信号）ＣＫ１、クロック信号（第２のクロック信号）ＣＫ２、ゲートスタートパルス（シフトパルス）ＧＳＰ１、および、Ｌｏｗ電源ＶＳＳ（便宜上、Ｌｏｗ電源入力端子ＶＳＳと同じ符号で代用する）が供給される。Ｌｏｗ電源ＶＳＳは負電位でもよいし、ＧＮＤ電位でも、正電位でもよいが、ＴＦＴを確実にＯＦＦ状態とするためにここでは負電位とする。
　第１のシフトレジスタ１５１ａ内においてｊ番目（ｊ＝１、２、３、…、ｉ＝１、３、５、…、ｊ＝（ｉ＋１）／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ１のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ１が入力され、ｊについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ１からｊについて１段おきにあるシフトレジスタ段（第１の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ１が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ２が入力される。ｊについて２段目のシフトレジスタ段ＳＲ３から１段おきにあるシフトレジスタ段（第２の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ２が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ１が入力される。このように、第１のシフトレジスタ１５１ａ内では、第１の段と第２の段とが交互に並ぶ。
　クロック信号ＣＫ１・ＣＫ２は、図８の（ｂ）に示すような波形（ＣＫ１はＣＫＡを、ＣＫ２はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ１・ＣＫ２は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ１のクロックパルスはクロック信号ＣＫ２のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ２のクロックパルスはクロック信号ＣＫ１のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　また、第２のシフトレジスタ１５１ｂにおいて、各シフトレジスタ段ＳＲは、セット入力端子Ｑｎ－１、出力端子ＧＯＵＴ、リセット入力端子Ｑｎ＋１、クロック入力端子ＣＫＡ・ＣＫＢ、および、Ｌｏｗ電源入力端子ＶＳＳを備えている。コントロール基板１４からは、クロック信号（第３のクロック信号）ＣＫ３、クロック信号（第４のクロック信号）ＣＫ４、ゲートスタートパルス（シフトパルス）ＧＳＰ２、および、前記Ｌｏｗ電源ＶＳＳが供給される。
　第２のシフトレジスタ１５１ｂ内においてｋ番目（ｋ＝１、２、３、…、ｉ＝２、４、６、…、ｋ＝ｉ／２）に位置するシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴからの出力は、ｉ番目のゲートラインＧＬｉに出力されるゲート出力Ｇｉとなる。
　走査方向の一端側にある初段のシフトレジスタ段ＳＲ２のセット入力端子Ｑｎ－１にはゲートスタートパルスＧＳＰ２が入力され、ｋについて２段目以降のシフトレジスタ段ＳＲｉのそれぞれには、前段のシフトレジスタ段ＳＲｉ－２のゲート出力Ｇｉ－２が入力される。また、リセット入力端子Ｑｎ＋１には後段のシフトレジスタ段ＳＲｉ＋２のゲート出力Ｇｉ＋２が入力される。
　初段のシフトレジスタ段ＳＲ２からｋについて１段おきにあるシフトレジスタ段（第３の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ３が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ４が入力される。ｋについて２段目のシフトレジスタ段ＳＲ４から１段おきにあるシフトレジスタ段（第４の段）ＳＲにおいては、クロック入力端子ＣＫＡにクロック信号ＣＫ４が入力されるとともに、クロック入力端子ＣＫＢにクロック信号ＣＫ３が入力される。このように、第２のシフトレジスタ１５１ｂ内では、第３の段と第４の段とが交互に並ぶ。
　クロック信号ＣＫ３・ＣＫ４は、図８の（ｂ）に示すような波形（ＣＫ３はＣＫＡを、ＣＫ４はＣＫＢを、それぞれ参照）を有している。クロック信号ＣＫ３・ＣＫ４は、互いのクロックパルスが重ならないようになっているとともに、クロック信号ＣＫ３のクロックパルスはクロック信号ＣＫ４のクロックパルスの次にクロックパルス１つ分をおいて現れ、クロック信号ＣＫ４のクロックパルスはクロック信号ＣＫ３のクロックパルスの次にクロックパルス１つ分をおいて現れるタイミングを有している。
　また、図９に示すように、クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、クロック信号ＣＫ１のクロックパルスがクロック信号ＣＫ４のクロックパルスの次に現れ、クロック信号ＣＫ３のクロックパルスがクロック信号ＣＫ１のクロックパルスの次に現れ、クロック信号ＣＫ２のクロックパルスがクロック信号ＣＫ３のクロックパルスの次に現れ、クロック信号ＣＫ４のクロックパルスがクロック信号ＣＫ２のクロックパルスの次に現れるタイミングを有している。
　ゲートスタートパルスＧＳＰ１・ＧＳＰ２は、図９に示すように、ゲートスタートパルスＧＳＰ１を先行させた、互いに隣接しているパルスである。ゲートスタートパルスＧＳＰ１のパルスはクロック信号ＣＫ２のクロックパルスに同期しており、ゲートスタートパルスＧＳＰ２のパルスはクロック信号ＣＫ４のクロックパルスに同期している。
　次に、図８の（ａ）に第１のシフトレジスタ１５１ａおよび第２のシフトレジスタ１５１ｂの各シフトレジスタ段ＳＲｉの構成を示す。
　シフトレジスタ段ＳＲｉは、トランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４および容量ＣＡＰを備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｑｎ－１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰは、トランジスタＴｒ４のゲートとソースとの間に接続されている。トランジスタＴｒ４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ２（第１のシフトレジスタ１５１ａにおいては第１のトランジスタ、第２のシフトレジスタ１５１ｂにおいては第２のトランジスタに相当）において、ゲートはクロック入力端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｑｎ＋１に、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図８の（ｂ）を用いて、図８の（ａ）の構成のシフトレジスタ段ＳＲｉの動作について説明する。
　セット入力端子Ｑｎ－１にシフトパルスが入力されると、トランジスタＴｒ１がＯＮ状態となり、容量ＣＡＰを充電する。このシフトパルスは、シフトレジスタ段ＳＲ１・ＳＲ２についてはそれぞれ、ゲートスタートパルスＧＳＰ１・ＧＳＰ２であり、それ以外のシフトレジスタ段ＳＲｉについては前段のゲート出力Ｇｊ－１・Ｇｋ－１である。容量ＣＡＰが充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴｒ４のソースに現れるが、次にクロック入力端子ＣＫＡにクロックパルスが入力された瞬間に容量ＣＡＰのブートストラップ効果によってノードｎｅｔＡの電位が急速に上昇し、入力されたクロックパルスがシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスとなる。
　セット入力端子Ｑｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ４がＯＦＦ状態となる。そして、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｑｎ＋１に入力されるリセットパルスによってトランジスタＴｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源ＶＳＳの電位とする。
　その後、再びセット入力端子Ｑｎ－１にシフトパルスが入力されるまでは、クロック入力端子ＣＫＢに入力されるクロックパルスによって、トランジスタＴｒ２が周期的にＯＮ状態となることにより、ノードｎｅｔＡおよびシフトレジスタ段ＳＲｉの出力端子ＧＯＵＴをＬｏｗ電源電位にリフレッシュする、すなわちゲートラインＧＬｉをＬｏｗ引きする。
　このようにして、図９に示すように、ゲートラインＧ１・Ｇ２・Ｇ３・…に順次ゲートパルスが出力されていく。
　本実施形態によれば、走査信号線を異なる２つのシフトレジスタによって交互に駆動するので、第１のシフトレジスタおよび第２のシフトレジスタの各段が、２つのクロック信号の一方の伝送によって走査信号線に走査パルスを出力するとともに、他方のクロック信号によって走査信号線を選択期間外に低電位側電源の電位とするのに、すなわち走査信号線のＬｏｗ引きを行うのに、全走査信号線を一つの走査信号線駆動回路によって駆動するときの半分の周波数で済む。異なる２つの走査信号線は、第１のクロック信号ないし第４のクロック信号のクロックパルスのタイミングが上述のように規定されていることにより、各走査信号線駆動回路のゲートスタートパルスを適宜設定することにより、全走査信号線を順次走査することができる。
　従って、第１のシフトレジスタの各段における第１のトランジスタ（トランジスタＴｒ２）および第２のシフトレジスタの各段における第２のトランジスタ（トランジスタＴｒ２）の各ゲートに印加されるクロックパルスのＯＮデューティを、従来の半分程度にまで小さくすることが可能になる。これにより、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができる。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができる。
　以上、各実施形態について説明した。なお、クロック信号ＣＫ１～ＣＫ４は、互いに部分的にクロックパルスの重なる期間があってもよい。また、クロックパルスはクロック信号のアクティブ期間を指す。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明の表示装置は、以上のように、第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、上記第１の走査信号線駆動回路は、第１のクロック信号と第２のクロック信号との２つのクロック信号が入力される第１のシフトレジスタを備えており、上記第１のシフトレジスタの各段は、第１のクロック入力端子および第２のクロック入力端子を備えており、上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第２のクロック入力信号が入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第１のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタを備えており、上記第２の走査信号線駆動回路は、第３のクロック信号と第４のクロック信号との２つのクロック信号が入力される第２のシフトレジスタを備えており、上記第２のシフトレジスタの各段は、第３のクロック入力端子および第４のクロック入力端子を備えており、上記第２のシフトレジスタは、上記第３のクロック入力端子に上記第３のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第４のクロック入力信号が入力される段と、上記第３のクロック入力端子に上記第４のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第３のクロック入力信号が入力される段とが交互に縦続接続された構成であり、上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第３のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、上記第２のシフトレジスタの各段は、上記第４のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第２のトランジスタを備えており、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有している。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置を実現することができるという効果を奏する。
　また、本発明の表示装置の駆動方法は、以上のように、第１のシフトレジスタを備えた第１の走査信号線駆動回路と第２のシフトレジスタを備えた第２の走査信号線駆動回路とを備えており、上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号との２つのクロック信号を入力し、上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、上記第１の段には、上記第１の段に設けられたトランジスタのゲートへ上記第２のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２の段には、上記第２の段に設けられたトランジスタのゲートへ上記第１のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第２のシフトレジスタの各段に、第３のクロック信号と第４のクロック信号との２つのクロック信号を入力し、上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、上記第３の段には、上記第３の段に設けられたトランジスタのゲートへ上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第４の段には、上記第４の段に設けられたトランジスタのゲートへ上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有している。
　以上により、ゲートラインのＬｏｗ引きを行いながら、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することのできる表示装置の駆動方法を実現することができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
　本発明は、液晶表示装置に好適に使用することができる。

Claims (18)

  1. 　アクティブマトリクス型のパネルを備えた表示装置において、
    　第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、
    　上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、
    　上記第１の走査信号線駆動回路は、第１のクロック信号と第２のクロック信号との２つのクロック信号が入力される第１のシフトレジスタを備えており、
    　上記第１のシフトレジスタの各段は、第１のクロック入力端子および第２のクロック入力端子を備えており、
    　上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第２のクロック入力信号が入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第１のクロック入力信号が入力される段とが交互に縦続接続された構成であり、
    　上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタを備えており、
    　上記第２の走査信号線駆動回路は、第３のクロック信号と第４のクロック信号との２つのクロック信号が入力される第２のシフトレジスタを備えており、
    　上記第２のシフトレジスタの各段は、第３のクロック入力端子および第４のクロック入力端子を備えており、
    　上記第２のシフトレジスタは、上記第３のクロック入力端子に上記第３のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第４のクロック入力信号が入力される段と、上記第３のクロック入力端子に上記第４のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第３のクロック入力信号が入力される段とが交互に縦続接続された構成であり、
    　上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第３のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第２のシフトレジスタの各段は、上記第４のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第２のトランジスタを備えており、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置。
  2. 　アクティブマトリクス型のパネルを備えた表示装置において、
    　第１の走査信号線駆動回路と第２の走査信号線駆動回路とを備えており、
    　上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されており、
    　上記第１の走査信号線駆動回路は、第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号との４つのクロック信号が入力される第１のシフトレジスタを備えており、
    　上記第１のシフトレジスタの各段は、第１のクロック入力端子と第２のクロック入力端子と第３のクロック入力端子と第４のクロック入力端子とを備えており、
    　上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が、上記第２のクロック入力端子に上記第２のクロック入力信号が、上記第３のクロック入力端子に上記第３のクロック信号が、上記第４のクロック入力端子に上記第４のクロック信号がそれぞれ入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が、上記第２のクロック入力端子に上記第１のクロック入力信号が、上記第３のクロック入力端子に上記第４のクロック信号が、上記第４のクロック入力端子に上記第３のクロック信号がそれぞれ入力される段とが交互に縦続接続された構成であり、
    　上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタと、上記第３のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第２のトランジスタと、上記第４のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第３のトランジスタとを備えており、
    　上記第２の走査信号線駆動回路は、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号との４つのクロック信号が入力される第２のシフトレジスタを備えており、
    　上記第２のシフトレジスタの各段は、第５のクロック入力端子と第６のクロック入力端子と第７のクロック入力端子と第８のクロック入力端子とを備えており、
    　上記第２のシフトレジスタは、上記第５のクロック入力端子に上記第３のクロック入力信号が、上記第６のクロック入力端子に上記第４のクロック入力信号が、上記第７のクロック入力端子に上記第１のクロック信号が、上記第８のクロック入力端子に上記第２のクロック信号がそれぞれ入力される段と、上記第５のクロック入力端子に上記第４のクロック入力信号が、上記第６のクロック入力端子に上記第３のクロック入力信号が、上記第７のクロック入力端子に上記第２のクロック信号が、上記第８のクロック入力端子に上記第１のクロック信号がそれぞれ入力される段とが交互に縦続接続された構成であり、
    　上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第５のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第２のシフトレジスタの各段は、上記第６のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第４のトランジスタと、上記第７のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第５のトランジスタと、上記第８のクロック入力端子に入力されるクロック信号のクロックパルスがゲートに印加される、対応する走査信号線を上記低電位側電源に接続および遮断するように設けられた第６のトランジスタとを備えており、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置。
  3. 　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの一方は、上記パネルの表示領域に対して走査信号線の延びる方向の一方側に隣接する領域に設けられており、
    　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの他方は、上記パネルの表示領域に対して走査信号線の延びる方向の他方側に隣接する領域に設けられていることを特徴とする請求の範囲第１項または第２項に記載の表示装置。
  4. 　アクティブマトリクス型のパネルを備えた表示装置において、
    　走査信号線駆動回路は、上記パネルの表示領域に対して走査信号線の延びる方向の一方に隣接する領域に設けられているとともに、走査信号線に接続された、第１のシフトレジスタと第２のシフトレジスタとを備えており、
    　上記第１のシフトレジスタに接続される走査信号線と上記第２のシフトレジスタに接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１のシフトレジスタに接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２のシフトレジスタに接続されており、
    　上記第１のシフトレジスタには、第１のクロック信号と第２のクロック信号との２つのクロック信号が入力され、
    　上記第１のシフトレジスタの各段は、第１のクロック入力端子と第２のクロック入力端子とを備えており、
    　上記第１のシフトレジスタは、上記第１のクロック入力端子に上記第１のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第２のクロック入力信号が入力される段と、上記第１のクロック入力端子に上記第２のクロック入力信号が入力されるとともに上記第２のクロック入力端子に上記第１のクロック入力信号が入力される段とが交互に縦続接続された構成であり、
    　上記第１のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第１のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第１のシフトレジスタの各段は、上記第２のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第１のトランジスタを備えており、
    　上記第２のシフトレジスタには、上記第３のクロック信号と上記第４のクロック信号との２つのクロック信号が入力され、
    　上記第２のシフトレジスタの各段は、第３のクロック入力端子と第４のクロック入力端子とを備えており、
    　上記第２のシフトレジスタは、上記第３のクロック入力端子に上記第３のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第４のクロック入力信号が入力される段と、上記第３のクロック入力端子に上記第４のクロック入力信号が入力されるとともに上記第４のクロック入力端子に上記第３のクロック入力信号が入力される段とが交互に縦続接続された構成であり、
    　上記第２のシフトレジスタの各段は、前段からシフトパルスが入力された後に上記第３のクロック入力端子に入力されるクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力し、
    　上記第２のシフトレジスタの各段は、上記第４のクロック入力端子に入力されるクロック信号がゲートに入力される、対応する走査信号線を走査パルスの低電位側電源に接続および遮断するように設けられた第２のトランジスタを備えており、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置。
  5. 　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第１項から第３項までのいずれか１項に記載の表示装置。
  6. 　上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第４項に記載の表示装置。
  7. 　上記パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求の範囲第５項または第６項に記載の表示装置。
  8. 　上記パネルは多結晶シリコンを用いて形成されていることを特徴とする請求の範囲第５項または第６項に記載の表示装置。
  9. 　上記パネルはＣＧシリコンを用いて形成されていることを特徴とする請求の範囲第５項または第６項に記載の表示装置。
  10. 　上記パネルは微結晶シリコンを用いて形成されていることを特徴とする請求の範囲第５項または第６項に記載の表示装置。
  11. 　アクティブマトリクス型のパネルを備えた表示装置であって、
    　第１のシフトレジスタを備えた第１の走査信号線駆動回路と第２のシフトレジスタを備えた第２の走査信号線駆動回路とを備えており、
    　上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、
    　上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号との２つのクロック信号を入力し、
    　上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、
    　上記第１の段には、上記第１の段に設けられたトランジスタのゲートへ上記第２のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２の段には、上記第２の段に設けられたトランジスタのゲートへ上記第１のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２のシフトレジスタの各段に、第３のクロック信号と第４のクロック信号との２つのクロック信号を入力し、
    　上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、
    　上記第３の段には、上記第３の段に設けられたトランジスタのゲートへ上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第４の段には、上記第４の段に設けられたトランジスタのゲートへ上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置の駆動方法。
  12. 　アクティブマトリクス型のパネルを備えた表示装置であって、
    　第１のシフトレジスタを備えた第１の走査信号線駆動回路と第２のシフトレジスタを備えた第２の走査信号線駆動回路とを備えており、
    　上記第１の走査信号線駆動回路に接続される走査信号線と上記第２の走査信号線駆動回路に接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１の走査信号線駆動回路に接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２の走査信号線駆動回路に接続されている表示装置を駆動する表示装置の駆動方法であって、
    　上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号との４つのクロック信号を入力し、
    　上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、
    　上記第１の段には、上記第１の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第２のクロック信号または上記第３のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２の段には、上記第２の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第３のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２のシフトレジスタの各段に、上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号との４つのクロック信号を入力し、
    　上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、
    　上記第３の段には、上記第３の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第２のクロック信号または上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第４の段には、上記第４の段に設けられた３つのトランジスタのそれぞれごとにゲートへ上記第１のクロック信号または上記第２のクロック信号または上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置の駆動方法。
  13. 　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの一方は、上記パネルの表示領域に対して走査信号線の延びる方向の一方側に隣接する領域に設けられており、
    　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とのうちの他方は、上記パネルの表示領域に対して走査信号線の延びる方向の他方側に隣接する領域に設けられていることを特徴とする請求の範囲第１１項または第１２項に記載の表示装置の駆動方法。
  14. 　アクティブマトリクス型のパネルを備えた表示装置であって、
    　走査信号線駆動回路は、上記パネルの表示領域に対して走査信号線の延びる方向の一方に隣接する領域に設けられているとともに、走査信号線に接続された、第１のシフトレジスタと第２のシフトレジスタとを備えており、
    　上記第１のシフトレジスタに接続される走査信号線と上記第２のシフトレジスタに接続される走査信号線との全体のうち、１本おきに配置された走査信号線からなる第１のグループの走査信号線は上記第１のシフトレジスタに接続されており、残りの一本おきに配置された走査信号線からなる第２のグループの走査信号線は上記第２のシフトレジスタに接続されている表示装置を駆動する表示装置の駆動方法であって、
    　上記第１のシフトレジスタの各段に、第１のクロック信号と第２のクロック信号との２つのクロック信号を入力し、
    　上記第１のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第１のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第１の段と、前段からシフトパルスが入力された後に上記第２のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第２の段とが交互に並ぶように動作させ、
    　上記第１の段には、上記第１の段に設けられたトランジスタのゲートへ上記第２のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２の段には、上記第２の段に設けられたトランジスタのゲートへ上記第１のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第２のシフトレジスタの各段に、第３のクロック信号と第４のクロック信号との２つのクロック信号を入力し、
    　上記第２のシフトレジスタの各段を、前段からシフトパルスが入力された後に上記第３のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第３の段と、前段からシフトパルスが入力された後に上記第４のクロック信号のクロックパルスを、対応する走査信号線に伝送することにより走査パルスを出力する動作を行う第４の段とが交互に並ぶように動作させ、
    　上記第３の段には、上記第３の段に設けられたトランジスタのゲートへ上記第４のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第４の段には、上記第４の段に設けられたトランジスタのゲートへ上記第３のクロック信号を入力することにより、対応する走査信号線を走査パルスの低電位側電源と接続および遮断する動作を行わせ、
    　上記第１のクロック信号と上記第２のクロック信号と上記第３のクロック信号と上記第４のクロック信号とは、上記第１のクロック信号のクロックパルスが上記第４のクロック信号のクロックパルスの次に現れ、上記第３のクロック信号のクロックパルスが上記第１のクロック信号のクロックパルスの次に現れ、上記第２のクロック信号のクロックパルスが上記第３のクロック信号のクロックパルスの次に現れ、上記第４のクロック信号のクロックパルスが上記第２のクロック信号のクロックパルスの次に現れるタイミングを有していることを特徴とする表示装置の駆動方法。
  15. 　上記第１の走査信号線駆動回路と上記第２の走査信号線駆動回路とは、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第１１項から第１３項までのいずれか１項に記載の表示装置の駆動方法。
  16. 　上記走査信号線駆動回路は、上記パネルにモノリシックに形成されていることを特徴とする請求の範囲第１４項に記載の表示装置の駆動方法。
  17. 　上記パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求の範囲第１５項または第１６項に記載の表示装置の駆動方法。
  18. 　上記パネルは多結晶シリコンを用いて形成されていることを特徴とする請求の範囲第１５項または第１６項に記載の表示装置の駆動方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011055569A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
WO2011055570A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
WO2011074316A1 (ja) * 2009-12-15 2011-06-23 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
WO2011095099A1 (zh) * 2010-02-08 2011-08-11 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
WO2013172243A1 (ja) * 2012-05-16 2013-11-21 シャープ株式会社 液晶ディスプレイ

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009104307A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
KR101785992B1 (ko) 2009-07-24 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8654108B2 (en) * 2009-09-25 2014-02-18 Sharp Kabushiki Kaisha Liquid crystal display device
CN102637401B (zh) * 2011-01-25 2015-06-24 群康科技(深圳)有限公司 显示驱动电路与应用其的显示面板
KR101832409B1 (ko) 2011-05-17 2018-02-27 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정 표시 장치
TWI459365B (zh) * 2012-03-29 2014-11-01 Ili Technology Corp Display device and scan driver
CN103377626A (zh) * 2012-04-26 2013-10-30 奕力科技股份有限公司 显示装置及扫描驱动器
CN108445687B (zh) 2015-06-30 2021-04-13 上海天马微电子有限公司 一种阵列基板、显示面板和液晶显示装置
CN105469764B (zh) * 2015-12-31 2018-11-27 上海天马微电子有限公司 一种阵列基板、液晶显示面板及电子设备
JP6615986B2 (ja) * 2016-03-30 2019-12-04 シャープ株式会社 アクティブ基板及び撮像装置
KR102513988B1 (ko) * 2016-06-01 2023-03-28 삼성디스플레이 주식회사 표시 장치
US11847973B2 (en) 2016-06-01 2023-12-19 Samsung Display Co., Ltd. Display device capable of displaying an image of uniform brightness
CN106531117B (zh) * 2017-01-05 2019-03-15 京东方科技集团股份有限公司 移位寄存器、其驱动方法、栅极集成驱动电路及显示装置
CN107861302B (zh) * 2017-10-25 2020-06-23 上海中航光电子有限公司 一种阵列基板、其制作方法、显示面板及显示装置
CN107633834B (zh) * 2017-10-27 2020-03-31 京东方科技集团股份有限公司 移位寄存单元、其驱动方法、栅极驱动电路及显示装置
CN108831369B (zh) * 2018-06-29 2021-11-02 厦门天马微电子有限公司 一种显示面板和驱动方法
CN109817182B (zh) * 2019-04-10 2021-04-23 京东方科技集团股份有限公司 一种显示面板及显示装置
CN110197637B (zh) * 2019-06-29 2022-11-22 上海天马微电子有限公司 一种扫描电路、显示面板和显示面板的驱动方法
KR20220054031A (ko) * 2020-10-23 2022-05-02 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
CN112365857A (zh) * 2020-12-04 2021-02-12 深圳市华星光电半导体显示技术有限公司 驱动电路、显示面板以及显示装置
CN114495789B (zh) * 2022-01-19 2023-07-25 Tcl华星光电技术有限公司 驱动扫描电路及显示面板
TWI765564B (zh) * 2021-02-04 2022-05-21 友達光電股份有限公司 移位暫存器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887897A (ja) * 1994-08-12 1996-04-02 Thomson Multimedia Sa シフト・レジスタおよびスキャン・レジスタ
JP2003149668A (ja) * 2001-11-16 2003-05-21 Matsushita Electric Ind Co Ltd 画像表示用信号駆動装置
JP2006189767A (ja) * 2004-12-31 2006-07-20 Lg Phillips Lcd Co Ltd 液晶表示素子

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651148A (en) * 1983-09-08 1987-03-17 Sharp Kabushiki Kaisha Liquid crystal display driving with switching transistors
US5222082A (en) * 1991-02-28 1993-06-22 Thomson Consumer Electronics, S.A. Shift register useful as a select line scanner for liquid crystal display
US5313222A (en) * 1992-12-24 1994-05-17 Yuen Foong Yu H. K. Co., Ltd. Select driver circuit for an LCD display
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US6919874B1 (en) * 1994-05-17 2005-07-19 Thales Avionics Lcd S.A. Shift register using M.I.S. transistors and supplementary column
FR2720185B1 (fr) * 1994-05-17 1996-07-05 Thomson Lcd Registre à décalage utilisant des transistors M.I.S. de même polarité.
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
US5949398A (en) * 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
US6845140B2 (en) * 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TW586105B (en) * 2002-07-09 2004-05-01 Au Optronics Corp Continuous pulse array generator using low-voltage clock signal
US6888604B2 (en) * 2002-08-14 2005-05-03 Samsung Electronics Co., Ltd. Liquid crystal display
US7759736B2 (en) * 2002-11-14 2010-07-20 Sharp Laboratories Of America, Inc. Oxide interface with improved oxygen bonding
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
CN1788301A (zh) * 2003-05-13 2006-06-14 东芝松下显示技术有限公司 有源矩阵显示设备
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
TWI393093B (zh) * 2004-06-30 2013-04-11 Samsung Display Co Ltd 移位暫存器，具有該移位暫存器之顯示裝置，及其驅動方法
JP4378314B2 (ja) * 2005-04-26 2009-12-02 シャープ株式会社 表示装置及び表示装置の製造方法
CN100538794C (zh) * 2005-05-02 2009-09-09 株式会社半导体能源研究所 发光器件及其驱动方法、显示模块以及电子器具
KR101147125B1 (ko) * 2005-05-26 2012-05-25 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치 및 그의 구동방법
JP4644087B2 (ja) * 2005-09-29 2011-03-02 株式会社 日立ディスプレイズ シフトレジスタ回路及びそれを用いた表示装置
KR100658284B1 (ko) * 2005-09-30 2006-12-14 삼성에스디아이 주식회사 주사 구동회로와 이를 이용한 유기 전계발광 장치
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
KR101167663B1 (ko) * 2005-10-18 2012-07-23 삼성전자주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
TWI349245B (en) * 2006-03-22 2011-09-21 Au Optronics Corp Liquid crystal display and shift register unit thereof
TWI295457B (en) * 2006-07-03 2008-04-01 Wintek Corp Flat display structure
US7605793B2 (en) * 2006-08-29 2009-10-20 Tpo Displays Corp. Systems for display images including two gate drivers disposed on opposite sides of a pixel array
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI346929B (en) * 2006-10-13 2011-08-11 Au Optronics Corp Gate driver and driving method of liquid crystal display device
TWI354262B (en) * 2006-12-14 2011-12-11 Au Optronics Corp Gate driving circuit and driving circuit unit ther
KR101307414B1 (ko) * 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
WO2009104307A1 (ja) * 2008-02-19 2009-08-27 シャープ株式会社 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887897A (ja) * 1994-08-12 1996-04-02 Thomson Multimedia Sa シフト・レジスタおよびスキャン・レジスタ
JP2003149668A (ja) * 2001-11-16 2003-05-21 Matsushita Electric Ind Co Ltd 画像表示用信号駆動装置
JP2006189767A (ja) * 2004-12-31 2006-07-20 Lg Phillips Lcd Co Ltd 液晶表示素子

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101344674B1 (ko) 2009-11-04 2013-12-23 샤프 가부시키가이샤 시프트 레지스터 및 그것을 포함한 주사 신호선 구동 회로, 및 표시 장치
US8531224B2 (en) 2009-11-04 2013-09-10 Sharp Kabushiki Kaisha Shift register, scanning signal line drive circuit provided with same, and display device
EP2498260A4 (en) * 2009-11-04 2016-03-16 Sharp Kk SHIFT REGISTER AND SCANNING SIGNAL LINE CONTROL CIRCUIT, AND DISPLAY DEVICE
WO2011055569A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
US8519764B2 (en) 2009-11-04 2013-08-27 Sharp Kabushiki Kaisha Shift register, scanning signal line drive circuit provided with same, and display device
WO2011055570A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
CN102598144A (zh) * 2009-11-04 2012-07-18 夏普株式会社 移位寄存器、具备其的扫描信号线驱动电路和显示装置
CN102667909A (zh) * 2009-12-15 2012-09-12 夏普株式会社 扫描信号线驱动电路以及具备其的显示装置
WO2011074316A1 (ja) * 2009-12-15 2011-06-23 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
JP5132818B2 (ja) * 2009-12-15 2013-01-30 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
CN102667909B (zh) * 2009-12-15 2014-02-12 夏普株式会社 扫描信号线驱动电路以及具备其的显示装置
RU2514903C2 (ru) * 2009-12-15 2014-05-10 Шарп Кабусики Кайся Схема возбуждения линий сигнала сканирования и устройство отображения, включающее в себя данную схему
US8508460B2 (en) 2009-12-15 2013-08-13 Sharp Kabushiki Kaisha Scanning signal line drive circuit and display device including the same
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
WO2011095099A1 (zh) * 2010-02-08 2011-08-11 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
US8766958B2 (en) 2010-02-08 2014-07-01 Peking University Shenzhen Graduate School Gate driving circuit unit, gate driving circuit and display device
WO2013172243A1 (ja) * 2012-05-16 2013-11-21 シャープ株式会社 液晶ディスプレイ

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