KR960003398B1 - 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 - Google Patents

소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 Download PDF

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Abstract

내용 없음.

Description

소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치
제1도는 본 발명의 EEPROM의 1실시예를 나타낸 블럭회로도.
제2도는 제1도중의 메모리셀 어레이 및 행디코더회로의 일부를 나타낸 회로도.
제3도는 제2도중의 CMOS인버터 및 메모리셀을 나타낸 단면도.
제4도는 제2도중의 행디코더회로의 다른 예를 나타낸 회로도.
제5도는 제2도중의 행디코더회로 또 다른 예를 나타낸 회로도.
제6도는 제4도중의 행디코더회로의 변형예를 나타낸 회로도.
제7도는 ETOX형 셀의 단면구조를 나타낸 도면.
제8도는 종래 EEPROM에서의 행디코더회로의 일부를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 메로리셀 어레이 2 : 행디코더회로
3 : 열디코더회로 4 : 모드절환회로
5 : 모드설정신호 발생회로 6 : 독출용 중간전위 발생회로
10 : 부전압 발생회로 11 : ETOX형 셀
12 : 워드선 13 : 비트선
14 : 소오스선 21,61 : CMOS 낸드 게이트
22,62,63 : CMOS 인버터 23,26,43,64,66 : P챈널 트랜지스터
24,27,42,44,65 : N챈널 트랜지스터 30 : P형 반도체기판
31,32 : N웰 33 : P웰
34 : N챈널 트랜지스터(24)의 소스 35 : N챈널 트랜지스터(24)의 드레인
36 : N챈널 트랜지스터(24)의 게이트 37 : P챈널 트랜지스터(24)의 소오스
38 : P챈널 트랜지스터(24)의 드레인 39 : P챈널 트랜지스터(24)의 게이트
41 : CMOS전송게이트 SW1,SW2,SW3 : 내부전원
[산업상 이용분야]
본 발명은 전기적 소거ㆍ재기록가능한 불휘발성 반도체기억장치(EEPROM)에 관한 것으로, 특히 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
EEPROM의 대표적인 메모리셀로서 ETOX(미국 인텔사 등록상표)형 셀이라 불리우는 터널ㆍ옥사이드 EEPROM(EPROM with Tunnel Oxide)셀이 알려져 있다.
이 ETOX형 셀을 사용한 EEPROM은, 기록은 비트단위로 이루어지고, 소거는 모든 셀의 소오스에 동시에 고전압을 인가함으로써 전비트에 일괄적으로 이루어지거나[플래시(flash) 소거], 또는 선택된 블럭의 셀의 소오스에 동시에 고전압을 인가함으로써 블럭단위로 이루어진다.
제7도는 ETOX형 셀의 단면구조를 나타낸 것으로, 도면에서 참조부호 71은 제1도 전형 반도체기판, 72 및 73은 이 반도체기판(71)의 표면에 선택적으로 형성되고 반도체기판과의 역의 제2도전형 제1불순물영역(소오스) 및 제2불순물영역(드레인), 74는 상기 반도체기판 표면상에 형성된 게이트절연막(터널절연막), 75는 상기 반도체기판상의 소오스ㆍ트레인 사이에서 상기 게이트절연막(74)을 매개해서 형성된 플로팅 게이트(floating gate ; 부유게이트전극), 76은 상기 플로팅 게이트상에 층간절연막(77)을 매개해서 형성된 컨트롤 게이트(control gate : 제어게이트전극)이다.
상기 ETOX형 셀의 동작원리에 대해서는, 예컨대 「IDEM 85 p. 616~619. “A single transistor EEPROM cell and its implementation in a 512K CMOS EEPROM”, S. Mukherjee, et al.」에 상세히 설명되어 있다.
즉, 데이터기록(프로그램)시에는, 소오스전압(VS)으로서 저전압(예컨대 0V)이 인가되고, 기판(71)에 저전압(0V)이 인가되며, 컨트롤 게이트전압(VCG)으로서 고전압(Vpp ; 예컨대 12V)이 인가되고, 드레인전압(VD)으로서 고전압이 인가된다. 그러면 트레인ㆍ소오스 사이에 온전류가 흘러 드레인근방에서 호트ㆍ전자(hot electron) 및 호트ㆍ정공(hot hole)쌍이 발생한다. 그리고 정공은 기관전류로서 기관(71)으로 흐르지만, 호트ㆍ전자가 플로팅 게이트(75)에 주입됨으로써, 트랜지스터의 컨트롤 게이트(76)로 부터 본 임계치가 상승하여 기록이 완료된다.
또, 데이터소거는 소오스(72)에 고전압(Vpp), 컨트롤 게이트(76)에 저전압(예컨대 0V)이 각각 인가되고, 트레인(73)이 예컨대 플로팅상태로 설정됨으로써 이루어진다. 이때, 컨트롤 게이트(76)ㆍ플로팅 게이트(75) 사이의 용량과 플로팅 게이트(75) 사이의 용량과 플로팅 게이트(75)ㆍ소오스(72) 사이의 용량의 용량비 및 소오스전압(VS)에 따라 플로팅 게이트전압(VFG)이 설정되고, 소오스(72)와 플로팅 게이트(75) 사이의 얇은(약 10mm) 터널절연막(74)에 파울러ㆍ노드하임(Fowler-Nordheim) 터널 전류가 흐름으로써 플로팅 게이트(75)로부터 전자가 방출되어 소거가 완료된다(임계치가 기록전의 상태로 된다).
그런데, 상기한 바와 같이 소거시에 소오스(72)에 고전압(Vpp)을 인가함에 따라 다음과 같은 문제점 (a), (b)가 있다.
(a) 소거시에 소오스(72)에 고전압(Vpp)을 인가하므로, 소오스(72)측의 접합내압을 높히지 않으면 안된다. 그러기 위해서는, 소오스측 확산층의 깊이를 트레인측보다 깊게 하거나, 혹은 소오스측 확산층의 불순물농도를 낮추는 등의 최적화가 필요하다. 그러나, 소오스측에 깊은 확산층을 필요로 하는 것은 소자의 스케일리의 장애로 된다. 실제, 동일한 설계기준으로 설계한 셀의 게이트길이를 비교해 보면, ETOX형 셀은 통상의 EPROM셀보다는 0.2μm정도 길어진다.
(b) 소거시에 소오스(72)에 고전압(Vpp)을 인가하므로서, 소오스근방에서 호트ㆍ정공이 발생하게 된다. 이 호트ㆍ정공의 일부는 터널절연막(74)내에 트랩(trap)되어 셀의 신뢰성을 저하한다.
상기 문제점 (a), (b)를 해결하기 위해, 「IEEE Electrom Device Letters, Vo1. 11, No. 11, November 1990 p. 514~516, “An Investigation of Erase mode dependent hole trapping in flash EEPROM Memory cell”, SAMEER HADDAD, et al.」라던지 「IDEM 90-115, “A 5vol only 16M bit Flash EEPROM cell with a simple stacked gate structure”, N. Ajika, et al.」등에, 소거시에 컨트롤 게이트(76)에 부전압을 인가하는 방식이 제안되어 있다. 이 방식은, 소거시에 컨트롤 게이트(76)에 예컨대 -10V, 소오스(72)에 예컨대 5V를 인가해서 터널전류에 의해 소거하는 방식이다.
이 방식의 잇점의 하나는, 소거시에 소오스(72)에 인가되는 전압이 낮으므로, 소오스(72)측의 접합내압이 낮아도 된다는 것이다. 따라서, 소오스측 확산층의 깊이를 드레인측보다 깊게 하거나, 혹은 소오스측 확산층의 불순물농도를 낮추는 등의 최적화가 불필요하게 되어 셀의 게이트길이를 단축시키는 것이 가능하게 된다.
또, 소거시에 소오스(72)로부터 밴드간 터널전류(Band to Band Tunnelling 전류, B-B전류)가 흐르고, 그 전류치는 칩 전체에서 수 mA로도 되므로, 승압회로의 사용이 곤란하게 된다. 따라서, 종래에는 소거용고전압(Vpp)을 외부에서 공급해야만 했으므로 EEPROM의 적용범위가 좁아지고 있었지만, 상기 방식에서는 소거시에 소오스전압을 통상의 전원전압(Vcc)으로 부터 인가하는 것이 가능하게 되어 5V의 단일전원화가 가능하게 된다는 잇점도 있다.
상기한 바와 같은 방식은 잇점이 크므로, EEPROM의 금후의 주류가 되리라고 생각된다.
또한, 게이트에 부전압을 인가하는 방식으로서, 종래에는 「ISSCC 89 p. 132~133. “A 5V-Only Bit CMOS Flash EEPROM”(Fig. 5) S. D' Arrigo, et al.」에 제한되어 있는 바와 같이, 게이트에 부전압이 인가된 P챈널 트랜지스터에 의해 워드선 구동기와 워드선을 분리하는 회로가 사용되고 있었다.
제8도는 그 구체적인 회로예를 나타낸 것으로, 이 제8도에서 P챈널 트랜지스터(81) 및 N챈널 트랜지스터(82)는 통상의 CMOS형 워드선 구동기를 구성하고 있지만, 그 출력노드 [워드선(WL)과의 접속노드]와 상기 N챈널 트랜지스터(82) 사이에 P챈널 트랜지스터(83)가 삽입되고 있고, 이 P챈널 트랜지스터(83)의 게이트에는 부전압이 인가되고 있다. 상기 워드선(WL)은 소오스ㆍ게이트 상호가 접속된 P챈널 트랜지스터(84)를 매개해서 부전압 발생회로(85)에 접속되어 있다.
이 회로는 통상은 워드선 구동기로서 동작한다. 소거시에는 P챈널 트랜지스터(81)를 오프상태로 하고, 부전압 발생회로(네기티브ㆍ챠지ㆍ펌프 ; 85)으로부터 P챈널 트랜지스터(84)를 매개해서 워드선(WL)에 부전압을 인가한다. 이 경우, 워드선(WL)에는 P챈널 트랜지스터(81,83,84)의 P+불순물확산영역밖에 접속되어 있지 않으므로, 워드선(WL)에 부전압을 인가해도 순방향으로 바이어스되는 PN접합부분은 존재하지 않는다.
그러나, 상기한 바와 같이 P챈널 트랜지스터(83)에 의해 워드선(WL)과 N챈널 트랜지스터(82)를 분리하는 방식은 다음과 같은 문제가 있다.
(a) P챈널 트랜지스터(83)의 게이트산화막에 걸리는 스트레스가 크다.
(b) P챈널 트랜지스터(83)의 컨덕턴스(gm)가 작고, 워드선 구동기의 동작 속도가 느려진다.
(c) P챈널 트랜지스터(83)의 게이트에 부전압을 계속 인가할 필요가 있으므로, 부전압 발생회로(85)를 항시 동작시킬 필요가 있어서 대기전류를 0으로 할 수 없다.
이하, 상기 문제점 (a), (b), (c)에 대해 상세히 설명한다.
(a) 기록시에는, 선택된 워드선에는 예컨대 12V의 고전압이 인가되고, 비선택 워드선은 접지된 상태로 되지 않으면 안된다. 따라서, P챈널 트랜지스터(83)의 기판전위는 12V이상 필요하다. 이 상태에서, 비선택 워드선에 P챈널 트랜지스터(83)를 매개해서 접지전위를 인가하기 위해서는 P챈널 트랜지스터(83)의 게이트에 큰 부전압(예컨대 -4V)이 인가되지 않으면 안된다. 이때, P챈널 트랜지스터(83)의 게이트 산화막에서는 16V라고 하는 대단히 높은 전압이 인가되게 된다. 그래서, P챈널 트랜지스터(83)의 게이트 산화막은 상기와 같은 높은 전압이 인가되어도 파괴되지 않을 만큼의 막두께(예컨대 50mm)가 필요하게 된다. 0.8μm계(系)의 통상의 트랜지스터의 게이트산화막의 막두께가 20mm정도인 것을 생각하면, 그것을 훨씬 넘는 막두께를 P챈널 트랜지스터(83)의 게이트산화막에 적용하지 않으면 안되는 것은 트랜지스터와는 게이트산화막의 막두께가 다른 트랜지스터를 사용하는 것은 공정이 복잡해진다.
(b) 독출시에는, 선택 워드선에 5V가 인가되므로, P챈널 트랜지스터(83)의 기판전위는 이상 필요하다. 이 상태에서, 비선택 워드선에 P챈널 트랜지스터(83)를 매개해서 접지전위를 인가하기 위해서는, P챈널 트랜지스터에 5V이상의 기판바이어스전위가 걸린 상태에서 동작시키게 된다. 이 때문에, P챈널 트랜지스터(83)의 컨덕턴스(gm)가 작고, 워드선 구동기의 동작속도가 느려져서 행디코더회로의 고속화는 기대할 수 없다. 또, 상술한 바와 같이 P챈널 트랜지스터(83)의 게이트산화막은 두꺼우므로, 이 면에서 생각해도 행디코더회로의 고속화에 불리하다.
(c) EEPROM의 응용분야에는 휴대형 컴퓨터 등과 같이 전지로 동작하는 것이 있다. 이 분야로의 적용을 고려했을 때, 대기전류를 0으로 할 수 없는 것은 큰 약점으로 된다.
상기한 바와 같이 소거모드시에 셀 트랜지스터의 게이트에 부전압을 인가하는 방식을 채용한 EEPROM에 있어서, 게이트에 부전압이 인가된 P챈널 트랜지스터에 의해 CMOS 워드선 구동기와 워드선을 분리하는 종래의 회로는, P챈널 트랜지스터의 게이트산화막에 걸리는 스트레스가 크다고 하는 문제와, P챈널 트랜지스터의 컨덕턴스가 작고, 워드선 구동기의 동작속도가 느려진다고 하는 문제 및, P챈널 트랜지스터의 게이트에 부전압을 계속 인가할 필요가 있으므로, 부전압 발생회로(85)를 항시 동작시킬 필요가 있어서 대기전류를 0으로 할 수 없다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명한 것으로, 소거모드시에 셀 트랜지스터의 게이트를 부전압을 인가하는 방식을 채용하는 경우, 부전압 발생회로를 항시 동작시킬 필요가 없게 하여 대기전류를 0으로 하고, 워드선 구동기의 회로구성을 단순화해서 독출의 고속화를 도모할 수 있는 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 불휘발성 반도체기억장치는, 소거모드시 셀 트랜지스터의 게이트에 부전압을 인가하는 방식을 채용한 불휘발성 반도체기억장치에 있어서, 행디코더회로는 상기 워드선에 접속된 N챈널 트랜지스터를 갖추고, 이 P챈널 트랜지스터는 반도체기판내의 P웰상에 형성됨과 더불어 소오스ㆍ기판 상호가 접속되어 있으며, 상기 P웰은 소거모드시에는 부전압, 그 외의 동작모드시에는 접지 전위가 인가되는 것을 특징으로 한다.
[작용]
상기한 바와 같이 구성된 본 발명에 의하면, 소거모드시에 P챈널 트랜지스터를 매개해서 부전압을 인가하므로, 종래예와 같은 게이트에 부전압이 인가되는 P챈널 트랜지스터는 불필요하게 된다. 따라서, 부전압 발생회로를 항시 동작시킬 필요가 없게 되어 대기전류를 0으로 하는 것이 가능하게 된다.
또, 워드선 구동기의 회로구성을 단순화되므로, 독출시의 억세스시간이 열화될 염려가 없게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 EEPROM을 나타낸 블럭회로도이다. 제1도에서 참조부호 1은 메모리셀 어레이, 2는 행디코더회로, 3은 열디코더회로, 4는 모드절환회로, 5는 모드설정신호 발생회로, 6은 독출용 중간전휘 발생회로, 10은 부전압 발생회로이다.
제2도는 상기 메모리셀 어레이(1)의 일부 및 행디코더회로(2)의 일부를 나타낸 것으로, 도면에서 참조부호 11, …, 11은 각각 메모리셀(예컨대 ETOX형 셀)로서 행렬모양으로 배열되어 있다. 또, 참조부호 12, …, 12는 메모리셀 어레이(1)이 동일행에 배치된 메모리셀(11)군의 게이트에 공통으로 접속된 워드선이고, 13, …, 13은 메모리셀 어레이(1)의 동일열에 배치된 메모리셀(11)군의 드레인에 공통으로 접속된 비트선으로서 상기 워드선(12, …, 12)과 교차하는 방향에 배치되어 있으며, 14, …, 14는 메모리셀 어레이(1)의 동일행에 배치된 메모리셀(11)군의 소오스에 공통으로 접속된 소오스선이다.
상기 메모리셀 어레이(1)에 있어서, 독출모드시에는 선택된 워드선(선택워드선;12)에 독출전원전압(Vcc;예컨대 5V), 선택된 비트선(선택비트선;13)에는 예컨대 1V의 독출중간전압이 인가되고, 기록모드시에는 선택워드선(12)에 기록용 고전압(Vpp;예컨대 12V), 선택비트선(13)에도 고전압이 인가된다. 그리고, 소거모드시에는 모든 소오스선(14)에 예컨대 전원전압(Vcc)이 인가되고, 모든 워드선(12)에 부전압(Vbb;예컨대 -10V)이 인가되며, 모든 비트선(13)은 예컨대 플로팅상태로 된다.
행디코더회로(2)는, 디코드 선택신호(행선택신호)를 디코드하여 선택된 워드선에 “H”레벨을 인가하고, 선택되지 않은 워드선에 “L”레벨을 인가하는 것으로서, 디코드용의 예컨대 CMOS 낸드 게이트(21)와 워드선 구동용의 CMOS인버터(22)로 이루어진다.
상기 CMOS인버터(22)의 P챈널 트랜지스터(23)는 소오스ㆍ기판 상호가 접속되어 제1내부전원(SW1)에 접속되어 있다. 이 내부전원(SW1)은 독출/기록/소거 모드에 대응해서 Vcc/Vpp/Vss로 된다. 또, 상기 CMOS인버터(22)의 N챈널 트랜지스터(24)는 소오스ㆍ기판 상호가 접속되어 부전압 발생회로(10)의 출력노드에 접속되어 있다. 이 부전압 발생회로(10)의 출력노드는 독출/기록/소거모드에 대응해서 Vss/Vss/부전압(Vbb)으로 된다.
또, 상기 CMOS 낸드 게이트(21)는 복수의 디코드 선택신호(행선택신호)가 대응해서 게이트에 입력되어 서로 병렬로 접속된 P챈널 트랜지스터(26)군과 상기 복수의 디코드 선택신호가 대응해서 게이트에 입력되는 서로 직렬로 접속된 N챈널 트랜지스터(27)군을 이루어진다. 그리고, 상기 P챈널 트랜지스터(26)군의 각 소오스는 독출/기록/소거모드에 대응해서 Vcc/Vpp/Vcc로 되는 제2내부전원(SW2)에 접속되어 있다. 또, 상기 직렬로 접속된 N챈널 트랜지스터(27)군의 일단은 접지전위(Vss)에 접속되어 있다.
제3도는 제2도중의 CMOS인버터(22) 및 메모리셀 어레이(1)의 일부의 구조를 나타낸 단면도로서, 도면에서 참조부호 30은 P형 반도체기판으로 접지전위(Vss)가 인가된다. 그리고, 참조부호 31 및 32는 각각 상기 P형 기판내에 형성된 N웰로서, 이들은 동일 공정으로 형성해도 좋지만, 다른 공정으로 형성해도 좋다.[예컨대 N웰(31)을 먼저 형성하여 접합깊이(xj)를 깊게 형성한다]. 또 참조부호 33은 상기 N웰(31)내에 형성된 P웰이다. 이와 같은 N웰(31) 및 P웰(33)의 2중 웰구조에 의해 P형 기판(30)으로부터 전기적으로 분리되어 있다.
상기 CMOS인버터(22)의 N챈널 트랜지스터(24)는 상기 P웰(33)상에 형성되어 있고, 상기 CMOS인버터(22)의 P챈널 트랜지스터(23)는 상기 N웰(32)상에 형성되어 있다. 참조부호 34는 상기 N챈널 트랜지스터(24)의 소오스로서 상기 P웰(33)과 단락접속되어 있다. 이 소오스(34) 및 P웰(33)은 상기 부전압 발생회로(10)으로부터 데이터소거모드시에 부전압(Vbb), 그 이외의 동작모드시에는 접지전위(Vss)가 인가된다. 참조부호 35는 상기 N챈널 트랜지스터(24)의 드레인으로서 대응하는 1개의 워드선(12)에 접속되어 있다. 참조부호 36은 상기 N챈널 트랜지스터(24)의 게이트이다. 참조부호 37은 상기 P챈널 트랜지스터(23)의 소오스로서 상기 N웰(32)과 단락접속되어 있다. 이 소오스(37) 및 N웰(32)은 상기 내부전원(SW1)으로부터 데이터소거모드시에 접지전위(Vss), 그 이외의 동작모드시에는 정(正)전압이 인가된다. 참조부호 37은 상기 P챈널 트랜지스터(23)의 드레인으로서 상기 N챈널 트랜지스터(24)의 드레인(35)에 접속되어 있다. 참조부호 39는 상기 P챈널 트랜지스터(23)의 게이트로서 상기 N챈널 트랜지스터(24)의 게이트(36)에 접속되어 있다.
또한, 상기 메모리셀(11)군이나 CMOS 낸드 게이트(21)나 그 밖의 주변회로의 N챈널 트랜지스터 등은 상기 P형 기판(30)상에 직접 형성되어 있다. 이와 같이, 메모리셀(11)군을 P형 기판(30)상에 직접 형성하고 있는 이유는, 데이터기록시에 기판전류가 흐르더라도 메모리셀(11)군의 기판전위가 부유하지 않도록 하기 위함이다.
다음에는 제2도중의 행디코더회로(2)의 동작을 설명한다.
독출모드시에는, 선택되어야 할 워드선(12,…)에 대응하는 CMOS인버터(22)는 0V가 입력되어 Vcc를 출력하고, 선택되지 않은 워드선(12,…)에 대응하는 CMOS인버터(22)는 “H”레벨을 입력되어 0V를 출력한다.
기록모드시에는, 인가하고, 선택되어야 할 워드선(12,…)에 대응하는 CMOS인버터(22)는 0V가 입력되어 Vpp를 출력하고, 선택되지 않은 워드선(12,…)에 대응하는 CMOS인버터(22)는 “H”레벨(Vpp)이 입력되어 0V를 출력한다.
소거모드시에는, 내부전원(SW1)이 접지전위(Vss), 부전압 발생회로(10)의 출력노드가 부전압(Vbb)으로 되므로, CMOS인버터(22)는 입력레벨이 0V이상이면 P챈널 트랜지스터(23)는 오프, N챈널 트랜지스터(24)는 온으로 되어 이 N챈널 트랜지스터(24)를 매개해서 부전압(Vbb)이 워드선(12,…)에 인가된다.
이와 같이 CMOS인버터(22)의 입력레벨을 0V이상으로 하기 위해서는, 상기 CMOS 낸드 게이트(21)의 N챈널 트랜지스터(27)를 상기 P형 기판(30)상에 형성해 놓으면 좋다. 또한, 이 때 상기 CMOS인버터(22)의 N챈널 트랜지스터(24)의 게이트산화막에 걸리는 스트레스를 최소로 하기 위해서는, CMOS인버터(22)의 입력레벨을 0V로 하면 좋다. 그러기 위해서는, 소거모드시에 모든 행선택신호가 “H”레벨(Vcc)로 되도록 하면 CMOS 낸드 게이트(21)의 출력은 0V로 된다. 또한, 소거모드시에 내부전원(SW)을 내부전원(SW2)과 같이 Vcc로 해도 좋다. 이경우에는 소거모드시에 CCMOS인버터(22)의 입력레벨을 Vcc로 하면 좋은데, 그러기 위해서는 소거모드시에 모든 행선택신호가 “L”레벨(0V)로 되도록 하면 CCMOS낸드 게이트(21)의 출력은 VCC로 된다. 이 때에는 CMOS인버터(22)의 P챈널 트랜지스터(23)는 게이트 및 소오스ㆍ기판이 같은 전위로 되므로 오프로 되지만, CMOS인버터(22)의 N챈널 트랜지스터(24)는 온으로 되기 때문에, 이 N챈널 트랜지스터(24)를 매개해서 부전압(Vbb)이 모든 워드선(12)에 인가된다.
상기한 바와 같은 행디코더회로(2)에 의하면, 소거모드시에 N챈널 트랜지스터(24)를 매개해서 워드선(21)에 부전압(Vbb)을 인가하도록 하고 있으므로, 종래예와 같은 게이트에 부전압이 인가되면 P챈널 트랜지스터는 불필요하게 된다. 따라서, 부전압 발생회로(10)를 항시 동작시킬 필요가 없게 되어 대기전류를 0으로 하는 것이 가능하게 된다. 또, 워드선 구동기의 구성이 단순화되므로, 독출시에 엑세스시간이 열화될 염려가 없게 된다.
더욱이, 워드선 구동기로서 CMOS인버터(22)를 사용하고, 그 P챈널 트랜지스터(23)의 기판을 소거모드시에 접지전위(Vss)로 하는 경우에는, 워드선(12)에 대해 살펴 보면, 기록모드시에 12V정도의 고전압이 인가되고, 소거모드시에는 -10V정도가 인가되므로, 그 차가 20V정도 이상이나 있음에도 불구하고 행디코더회로(2) 및 주변회로의 CMOS트랜지스터의 게이트에 과대한 스트레스가 걸리지 않게 된다. 바꾸어 말하면, 행디코더회로(2) 및 주변회로의 MOS트랜지스터의 게이트에 걸리는 전압은 최대 12V정도로 족하므로, 그 게이트 산화막을 특별히 두껍게 할 필요가 없게 되어 공정수의 증가를 초래하지도 않게된다.
또한, 상기 실시예에서는 행디코더회로(2)로서 디코드용 CMOS 낸드 게이트(21)와 워드선 구동용 CMOS인버터(22)를 사용하고, 소거모드시에는 CMOS인버터(22)의 N챈널 트랜지스터(24)를 매개해서 부전압(Vbb)을 워드선(12)에 인가했지만, 본 발명은 이에 한정되지 않고, 요컨대 워드선에 접속된 N챈널 트랜지스터를 갖추고, 이 N챈널 트랜지스터가 반도체기판내의 P웰상에 형성됨과 더불어 소오스ㆍ기판상호가 접속되어 있으며, 상기 P웰은 데이터소거모드시에는 부전압, 그 이외의 동작모드시에는 접지전위가 인가되는 것이면 좋다.
제4도는 행디코더회로(2)의 다른 실시예를 나타낸 것으로, 내부전원(SW)은 독출/기록/소거모드에 대응해서 Vcc/Vpp/Vss로 되고, 부전압 발생회로(10)의 출력노드는 독출/기록/소거모드에 대응해서 Vss/Vss/Vbb로 된다. 도면에서 참조부호 21은 SW전원계(系)의 디코드용 CMOS 낸드 게이트, 22는 SW전원계의 CMOS인버터, 41, …은 상기 CMOS 낸드 게이트(21) 및 CMOS인버터(22)로 부터의 상보적인 신호에 의해 스위치 제어되는 워드선 구동용 CMOS 전송게이트, 42, …는 상기 CMOS 낸드 게이트(21)의 출력에 의해 스위치제어되는 N챈널 트랜지스터이다.
상기 CMOS 전송케이트(41,…)는 각각 대응해서 P챈널 트랜지스터(43,…) 및 N챈널 트랜지스터(44,…)가 병렬로 접속되어 이루어지고, 상기 P챈널 트랜지스터(43,…)의 각 게이트에 상기 CMOS 낸드 게이트(21)의 출력노드가 접속되어, 상기 N챈널 트랜지스터(44,…)의 각 게이트에는 상기 CMOS인버터(22)의 출력노드가 접속되어 있다. 그리고, 상기 CMOS 전송케이트(41,…)는 각 일단에 대응해서 워드선 선택신호(구동전압)가 인가되고, 각 타단이 대응해서 워드선(12,…)에 접속되어 있다.
상기 워드선 구동용 CMOS 전송케이트(41,…)의 N챈널 트랜지스터(44)는 상술한 바와 같이 접지전위(Vss)가 인가되는 P형 기판으로부터 전기적으로 분리된 P웰상에 형성되어 있고, 그 기판(P웰)에 상기 부전압 발생회로(10)가 접속되어 있다.
또 상기 N챈널 트랜지스터(42,…)는 상술한 바와 같이 접지전위(Vss)가 인가되는 P형 기판으로부터 전기적으로 분리된 P웰상에 형성되어 있고, 그 소오스ㆍ기판(P웰)에 상기한 바와 같은 부전압 발생회로(10)가 접속되며, 그 드레인이 대응해서 상기 워드선(12,…)에 접속되어 있다.
또, 상기 CMOS 낸드 게이트(21)는 상술한 바와 같이 그 P챈널 트랜지스터의 소오스ㆍ기판(N웰)이 내부전원(SW)에 접속되고, 그 N챈널 트랜지스터는 P형 기판상에 직접 형성되어 있으며, 그 소오스는 접지전위(Vss)에 접속되어 있다.
또, 상기 CMOS인버터(22)는 상술한 바와 같이 그 P챈널 트랜지스터의 소오스ㆍ기판(N웰)이 내부전원(SW)에 접속되고, 그 N챈널 트랜지스터는 상술한 바와 같이 접지전위(Vss)가 인가되는 P형 기판으로부터 전기적으로 분리된 P웰상에 형성되어 있으며, 그 소오스ㆍ기판(P웰)이 부전압 발생회로(10)가 접속되어 있다.
다음에는 상기 제4도의 회로의 동작을 설명한다.
독출모드시에는, 선택되어야 할 워드선(12,…)에 대응하는 CMOS 낸드 게이트(21)는 0V를 출력하고, 다음단의 CMOS인버터(22)는 Vcc를 출력한다. 그에 따라, 워드선 구동용 CMOS 전송게이트(41,…)는 온으로 하고, N챈널 트랜지스터(42,…)는 오프로 되므로, 워드선(12,…)에 상기 CMOS 전송케이트(41,…)를 매개해서 워드선 선택신호가 인가된다. 그에 반해, 선택되지 않은 워드선(12,…)에 대응하는 CMOS 낸드 게이트(21)는 Vcc를 출력하고, 다음단의 CMOS인버터(22)는 0V를 출력한다. 그에 따라, N챈널 트랜지스터(42,…)는 온으로 되고, 워드선 구동용 CMOS 전송케이트(41,…)는 오프로 되므로, 워드선(12,…)에는 상기 N챈널 트랜지스터(42,…)를 매개해서 접지전위(Vss)가 인가된다.
기록모드시에는, 선택되어야 할 워드선(12,…)에 대응하는 CMOS 낸드 게이트(21)는 0V를 출력하고, 다음단의 CMOS인버터(22)는 Vpp를 출력한다. 그에 따라, 워드선 구동용 CMOS 전송케이트(41,…)는 온으로 되고, N챈널 트랜지스터(42,…)는 오프로 되므로, 워드선(12,…)에는 상기 CMOS 전송케이트(41,…)를 매개해서 워드선 선택신호가 인가된다. 그에 반해, 선택되지 않은 워드선(12,…)에 대응하는 CMOS 낸드 게이트(21)는 Vpp를 출력하고, 다음단의 CMOS인버터(22)를 0V로 출력한다. 그에 따라, N챈널 트랜지스터(42,…)는 온으로 되고, 워드선 구동용 CMOS 전송케이트(41,…)는 오프로 되므로, 워드선(12,…)에는 상기 N챈널 트랜지스터(42,…)를 매개해서 접지전위(Vss)가 인가된다.
소거모드시에는, 모든 디코드 선택신호를 “H”레벨로 되도록 하면, CMOS 낸드 게이트(21)의 출력은 0V로 되고, 다음단의 CMOS인버터(22)의 P챈널 트랜지스터는 게이트 및 소오스ㆍ기판이 같은 전위로 되므로 오프로 되지만, 상기 CMOS인버터(22)의 N챈널 트랜지스터는 온으로 되어, 그 출력은 부전압(Vbb)으로 된다. 그에 따라 N챈널 트랜지스터(42,…)은 온으로 되고, 워드선 구동용 CMOS 전송케이트(41,…)는 오프로 되므로, 워드선(12,…)에는 상기 N챈널 트랜지스터(42,…)를 매개해서 부전압이 인가된다.
또한, 소거모드시에 내부전원(SW)을 독출전원전압(Vcc)으로 하도록 변경한 경우에는, 소거모드시에 모든 디코드 선택신호를 “L”레벨로 되도록 하면 CMOS 낸드 게이트(21)의 출력은 Vcc로 된다. 이 경우에는 CMOS인버터(22)의 P챈널 트랜지스터는 게이트 및 소오스ㆍ기판이 같은 전위로 되므로 오프로 되고, 상기 CMOS인버터(22)의 N챈널 트랜지스터는 온으로 되어, 그 출력은 부전압(Vbb)으로 된다. 그에 따라, 워드선 구동용 CMOS 전송케이트(41,…)는 오프로 되고, N챈널 트랜지스터(42,…)는 온으로 되므로, 이 N챈널 트랜지스터(42,…)를 매개해서 부전압이 워드선(12,…)에 인가된다.
또, 소거모드시에 워드선(12,…)에 부전압(Vbb)을 인가할 때, 상기한 제4도의 회로에서는 워드선(12,…)을 비선택상태로 했지만, 이에 한정되지 않고 워드선(12,…)을 선택상태로 하도록 회로를 변경해도 좋은 바, 그 일례를 제5도에 나타낸다.
제5도의 회로는, 제4도의 회로와 비교해서 소거모드신호(Erase)가 입력되는 CMOS인버터(51)의 고전위측 전원노드/저전원측 전원노드에 대응해서 내부전원(SW)/접지전위(Vss)를 접속하고, 그 출력(독출/기록/소거 모드에 대응해서 Vcc/Vpp/Vss도 된다)을 상기 CMOS인버터(22)의 고전위측 전원노드에 공급함과 더불어 상기 CMOS 낸드 게이트(21)의 출력 대신에 상기 CMOS 전송케이트(41,…)이 P챈널 트랜지스터(44,…)의 게이트에 인가하도록 한 것이다.
또, 제4도, 제5도의 회로에서는 소거모드시의 워드선 선택신호가 0V인 경우를 설명했지만, 소거모드시의 워드선 선택신호를 0V이하로 하는 예도 생각할 수 있다. 그 예를 제6도의 회로에 나타낸다.
제6도의 회로는, 제4도에 도시된 회로의 일부를 변경한 행디코더회로와, 이 행디코더회로에 워드선 선택신호중 1개를 공급하는 워드선 구동전압원을 나타내고 있는 바, 제4도와 동일한 부분에는 동일한 참조부호를 붙이고 있다.
즉, 제6도중의 행디코더회로에 있어서는, 디코드용 CMOS 낸드 게이트(21)의 N챈널 트랜지스터의 기판(P웰)도, N챈널 트랜지스터(42,…)의 기관(P웰)과 마찬가지로 P형 기관으로부터 전기적으로 분리되어 형성됨과 더불어 부전압 발생회로(10)에 접속되어 있다.
한편, 참조부호 61는 어드레스신호가 입력되는 프리디코드(pre-decode)용 Vcc전원계의 앤드 게이트로서 그 후단에 Vcc전원계의 CMOS인버터(62)가 접속되어 있다. 참조부호 63은 SW전원계의 CMOS인버터로서 그 출력노드로 부터 상기 워드선 선택신호를 출력한다. 상기 CMOS인버터(63)의 P챈널 트랜지스터(64)는 소오스ㆍ기판상호가 SW전원에 접속되어 있다. 또, 상기 CMOS인버터(63)의 N챈널 트랜지스터(65)는 상기 N챈널 트랜지스터(42,…)의 기판(P웰)과 마찬가지로 P형 기판으로부터 전기적으로 분리ㆍ형성되어 소오스와 함께 부전압 발생회로(10)에 접속되어 있다. 그리고, 상기 CMOS인버터(62)의 출력노드는 상기 CMOS인버터(63)의 N챈널 트랜지스터(65)의 게이트에 접속됨과 더불어 전송케이트용 N챈널 트랜지스터(66)을 매개해서 상기 CMOS인버터(63)의 P챈널 트랜지스터(64)의 게이트에 접속되어 있다. 상기 전송게이트용 N챈널 트랜지스터(66)는 게이트가 Vcc전원에 접속되고, 기판이 Vss전위에 접속되어 있다. 더욱이 참조부호 67은 P챈널 트랜지스터로서 그 소오스ㆍ기판상호가 내부전원(SW)에 접속되고, 그 드레인이 상기 CMOS인버터(63)의 P챈널 트랜지스터(64)의 게이트에 접속되며, 그 게이트가 상기 CMOS인버터(63)의 출력노드에 접속되어 있다.
제6도의 회로에 있어서는, 기록동작시 및 독출동작시에 Vcc전원계의 신호를 SW전원계의 워드선 선택신호로 변환해서 워드선에 공급하고, 소거시에는 워드선에 부전압(Vbb)을 공급한다.
또한, 본 발명은 셀어레이를 복수개의 블럭단위로 분할하고, 블럭단위로 소거를 행하는 것이 가능한 EEPROM에 대해서도 적용할 수 있다. 이 경우에는, 제2도, 제4도, 제5도, 제6도의 회로에 있어서, 소거모드시에 선택된 블럭에서의 워드선에만 부전압(Vbb)을 인가하도록 한다.
상기 블럭단위로 소거를 행하는 EEPROM의 일례로서는 본원 발명자가 제안한 일본국 특원평 2-259041호 「반도체기억장치」가 있다. 이 「반도체기억장치」는, 소정의 방향으로 연장된 공통소오스 확산영역을 갖춘 복수개의 메모리 셀과 ; 상기 공통소오스 확산영역과 병행해서 연장되고, 상기 복수개의 메모리 셀의 각 게이트가 접속되는 적어도 1층의 다결정실리콘층을 포함한 워드선 ; 상기 공통소오스 확산영역과 전기적으로 접속된 1층째의 금속배선층으로 이루어진 제1소오스배선 및 ; 상기 공통소오스 확산영역과 병행해서 연장되고, 상기 제1소오스배선과 전기적으로 접속된 2층째의 금속배선층으로 이루어진 제2소오스배선을 구비한 것을 특징으로 한다. 이 「반도체기억장치」에 의하면, 몇개의 제1소오스배선에 대해 제2소오스배선을 접속하고, 복수의 제2소오스배선에 대해 선택적으로 전압을 인가함으로써, 블럭단위로 메모리셀의 데이터소거가 가능하게 된다. 이 경우, 제1소오스배선과 제2소오스배선은 다른 층의 금속배선층으로 구성되기 때문에, 제2소오스배선을 자유롭게 배치할 수 있고, 칩사이즈의 증가를 수반하지 않고 미세한 블럭단위의 소거가 가능하게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정하는 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명의 불휘발성 반도체기억장치에 의하면, 소거모드시에 N챈널 트랜지스터를 매개해서 워드선에 부전압을 인가하도록 하고 있으므로, 종래와 같은 게이트에 부전압이 인가되는 P챈널 트랜지스터는 불필요하게 된다. 따라서, 부전압 발생회로를 항시 동작시킬 필요가 없게 되어 대기전류를 0으로 하는 것이 가능하게 된다. 또, 워드선 구동기의 회로구성이 단순화되므로, 독출시에 엑세스시간이 열화될 염려가 없게 된다.
또, 워드선 구동기로서 CMOS인버터를 사용하고, 그 P챈널 트랜지스터의 기판에 소거모드시에 접지전위를 인가하는 경우에는, 게이트산화막에 과대한 스트레스를 받는 트랜지스터가 존재하지 않게 되어 특수한 막두께의 트랜지스터를 사용할 필요가 없게 된다.

Claims (23)

  1. 행렬모양으로 배열된 메모리셀 트랜지스터의 어레이와, 이 어레이의 행방향으로 배열된 상기 메모리셀 트랜지스터의 게이트에 공통으로 접속된 워드선 및, 상기 어레이의 열방향으로 배열된 상기 메모리셀 트랜지스터의 드레인에 공통으로 접속된 비트선을 갖춘 불휘발성 반도체기억장치용으로, 소거모드시에 상기 워드선에 부전압을 인가하는 행디코더회로에 있어서, 제1N챈널 트랜지스터(27)를 갖추고, 행선택신호선에 접속된 입력단자 및 제1출력노드를 갖춘 논리회로(21)와, 제2N챈널 트랜지스터(24)를 갖추고, 상기 제1출력노드에 접속된 제1입력단자 및 상기 워드선중의 하나에 접속된 제2출력노드를 갖춘 워드선구동회로(22)를 구비하고, 소거모드시에 상기 제1N챈널 트랜지스터에 공급되는 제1기판전위가 상기 제2N챈널 트랜지스터에 공급되는 제2기판전위보다 높은 것을 특징으로 하는 행디코더회로.
  2. 제1항에 있어서, 상기 제1N챈널 트랜지스터의 제1P형 반도체영역은, 적어도 하나의 PN접합에 의해 상기 제2N챈널 트랜지스터의 제2P형 반도체영역으로부터 전기적으로 분리되어 있는 것을 특징으로 하는 행디코더회로.
  3. 제1항에 있어서, 상기 제2N챈널 트랜지스터는, 그 제1입력단자로 저레벨신호가 인가되는 경우에, 상기 워드선중의 하나에 상기 부전압을 인가하는 것을 특징으로 하는 행디코더회로.
  4. 제1항에 있어서, 상기 제1N챈널 트랜지스터의 상기 제1기판전위는 접지전위인 것을 특징으로 하는 행디코더회로.
  5. 제1항에 있어서, 상기 제2N챈널 트랜지스터의 상기 제2기판전위는 상기 부전합인 것을 특징으로 하는 행디코더회로.
  6. 제1항에 있어서, 상기 논리회로(21)는 낸드회로인 것을 특징으로 하는 행디코더회로.
  7. 제1항에 있어서, 상기 제1N챈널 트랜지스터는 상기 낸드회로의 일부인 것을 특징으로 하는 행디코더회로.
  8. 제1항에 있어서, 상기 제1N챈널 트랜지스터는 P형 반도체기판상에 형성되어 있고, 상기 제2N챈널 트랜지스터는 2중 웰구조를 갖는 P형 웰상에 형성되어 있는 것을 특징으로 하는 행디코더회로.
  9. 제1항에 있어서, 상기 제1 및 제2N챈널 트랜지스터의 각각은, P형 반도체기판상의 N형 웰내에 형성된 P형 웰상에 형성되어 있는 것을 특징으로 하는 행디코더회로.
  10. 제1항에 있어서, 소거모드시에, 상기 워드선구동회로(22)의 상기 제1입력단자와 전원단자에 접지전위를 인가함으로써, 상기 워드선중의 하나에 상기 제2출력단자를 매개해서 상기 부전압을 인가하는 것을 특징으로 하는 행디코더회로.
  11. 제1항에 있어서, 상기 워드선구동회로(22)는, 상기 제2N챈널 트랜지스터와 P챈널 트랜지스터를 갖춘 CMOS인버터인 것을 특징으로 하는 행디코디회로.
  12. 제11항에 있어서, 소거모드시에, 상기 제2N챈널 트랜지스터 및 상기 P챈널 트랜지스터의 게이트산화막에 가해지는 전압스트레스가 완화되는 것을 특징으로 하는 행디코더회로.
  13. 반도체기판관 ; 상기 반도체기판상에 행렬모양으로 배열된 메모리셀 트랜지스터의 어레이 ; 상기 어레이의 대응하는 행의 메모리셀 트랜지스터에 각각 접속된 워드선 ; 상기 어레이의 대응하는 열의 메모리셀 트랜지스터에 각각 접속된 비트선 ; 출력단자를 갖추고, 각각이 제1전원과 상기 출력단자간에 접속되어 각 행선택신호를 수신하는 게이트를 갖춘 적어도 2개의 제1도전형 제1트랜지스터(26) 및 각각이 각 행선택신호를 수신하는 게이트를 갖추고 상기 출력단자와 제2전원간에 직렬로 접속된 2개의 제2도전형 제2트랜지스터(27)를 갖춘 논리회로(21)와, 상기 논리회로의 출력단자에 접속된 게이트, 제3전원에 접속된 제1단자 및 상기 워드선중의 하나에 접속된 제2단자를 갖춘 제1도전형의 제3트랜지스터(23)와 상기 논리회로의 출력단자에 접속된 게이트, 상기 제3트랜지스터의 제2단자에 접속된 제1단자 및 제2단자를 갖춘 제2도전형의 제4트랜지스터(24)를 갖춘 워드선구동회로(22)를 구비한 행디코더회로 ; 소거모드시에 상기 적어도 2개의 제2트랜지스터에 제1기판전위를 공급하는 제1수단(GND) 및 ; 상기 제4트랜지스터의 제2단자에 접속되어 소거모드시에 상기 제4트랜지스터에 상기 제1기판전위보다 낮은 제2기판전위를 공급하는 제2수단(10)을 구비한 것을 특징으로 하는 불휘발성 반도체기억장치.
  14. 제13항에 있어서, 상기 적어도 2개의 제2트랜지스터와 상기 제4트랜지스터는 N챈널 트랜지스터이고, 상기 제1기판전위는 접지전위인 것을 특징으로 하는 불휘발성 반도체기억장치.
  15. 제13항에 있어서, 상기 제2수단은, 상기 메모리셀 트랜지스터로부터 데이터를 독출하기 위한 독출모드시 및 상기 메모리셀 트랜지스터로 데이터를 기록하기 위한 기록모드시에 상기 제4트랜지스터에 상기 제2기판전위와 다른 기판전위를 공급하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  16. 제15항에 있어서, 상기 제2수단은, 독출모드시에 상기 제4트랜지스터에 기판전위로서 접지전위를 공급하고, 기록모드시에는 상기 제4트랜지스터에 기관전위로서 접지전위를 공급하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  17. 제13항에 있어서, 상기 제1전원은, 상기 메모리셀 트랜지스터로부터 데이터를 독출하기 위한 독출모드시에는 Vcc전위를 공급하고, 상기 메모리셀 트랜지스터로 데이터를 기록하기 위한 기록모드시에는 Vpp전위를 공급하며, 소거모드시에는 상기 Vcc전위를 공급하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  18. 제13항에 있어서, 상기 제2기판전위는 부전위인 것을 특징으로 하는 불휘발성 반도체기억장치.
  19. 제13항에 있어서, 상기 제3전원은, 상기 메모리셀 트랜지스터로부터 데이터를 독출하기 위한 독출모드시에는 Vcc전위를 공급하고, 상기 메모리셀 트랜지스터로 데이터를 기록하기 위한 기록모드시에는 Vpp전위를 공급하며, 소거모드시에는 상기 Vcc전위를 공급하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  20. 제13항에 있어서, 상기 반도체기판은, 제1도전형으로서, 제2도전형의 제1웰과 이 제1웰내의 형성되어 이 제1웰에 의해 완전히 둘러싸인 제1도전형의 제2웰을 갖추고, 상기 제2트랜지스터는 상기 반도체기판상에 직접 형성되어 있고, 상기 제4트랜지스터는 상기 제2웰내에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  21. 제20항에 있어서, 상기 반도체기판은, 제2도전형의 제3웰 더 갖추고, 상기 제3트랜지스터는 상기 제3웰내에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  22. 제20항에 있어서, 상기 메모리셀 트랜지스터는 상기 반도체기판상에 직접 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  23. 제13항에 있어서, 상기 메모리셀 트랜지스터는 플로팅 게이트형 메모리 트랜지스터인 것을 특징으로 하는 불휘발성 반도체기억장치.
KR1019920013137A 1991-07-25 1992-07-23 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 KR960003398B1 (ko)

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JP18643991A JP2835215B2 (ja) 1991-07-25 1991-07-25 不揮発性半導体記憶装置
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