KR100211189B1

KR100211189B1 - 양/음 고전압발생전원의 출력전위 리셋회로

Info

Publication number: KR100211189B1
Application number: KR1019950044329A
Authority: KR
Inventors: 히로아끼 나까이; 시니치 코바야시; 마사아끼 미하라
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1994-11-29
Filing date: 1995-11-28
Publication date: 1999-07-15
Also published as: KR960019311A; CN1131821A; US5917354A; CN1126112C

Abstract

출력노드(106)로 제3전원 전위를 출력하는 상태가 제2전원 전위를 출력하는 상태로 스위칭될 때, 제2전원 전위의 공급부와 출력노드(106) 사이의 접속이 제1 P채널 MOSFET(tp1)를 통하여 만들어진다.

더욱이, 제1 P채널 MOSFET(tp1)이 불통될 때, 즉, 제3전원 전위가 출력노드(106)으로 출력될 때, 제3전원 전위는 또한, 제1 P채널 MOSFET(tp1)의 게이트로 공급된다.

그러므로, 출력노드(106)의 전위가 제3전원 전위로 증가할 때에도, 이 트랜지스터는 도통되지 않는다.

그러므로, 제2전원 전위(V_cc) 및 출력노드(106)은 서로간에 적당하게 전기적으로 분리된다.

Description

양/음 고전압 발생 전원의 출력전위 리세트회로

제1도는 본 발명의 실시예 1의 블록도.

제2도는 본 발명의 실시예 1의 동작 동안의 전위 변경을 도시한 도면.

제3도는 본 발명의 실시예 2의 블록도.

제4도는 본 발명의 실시예 2의 동작 동안의 전위 변경을 도시한 도면.

제5도는 본 발명의 실시예 3의 블록도.

제6도는 본 발명의 실시예 3의 동작 동안의 전위 변경을 도시한 도면.

제7도는 본 발명의 실시예 4의 블록도.

제8도는 본 발명의 실시예 4의 동작 동안의 전위 변경을 도시한 도면.

제9도는 본 발명의 실시예 5의 블록도.

제10도는 본 발명의 실시예 5의 동작 동안의 전위 변경을 도시한 도면.

제11도는 본 발명의 실시예 6의 블록도.

제12도는 본 발명의 실시예 6의 동작 동안의 전위 변경을 도시한 도면.

제13도는 본 발명의 실시예 7의 블록도.

제14도는 본 발명의 실시예 7의 동작 동안의 전위 변경을 도시한 도면.

제15도는 본 발명의 실시예 7을 수정한 블록도.

제16도는 종래의 양의 고전압 발생회로의 블록도.

제17도는 종래의 음의 고전압 발생회로의 블록도.

제18도는 종래의 플래스 메모리의 블록도.

제19도는 플래시 메모리 내의 메모리 셀 상에서 수행되는 소거, 기록 및 읽기 동작을 도시한 도면.

제20도는 플래시 메모리를 위한 기록 프로그램의 진행(progress)을 도시한 도면.

제21도는 플래시 메모리를 위한 기록 프로그램의 순서(sequence)를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

tp : P채널 MOSFET tn : N채널 MOSFET

V_cc, V_pp, V_nn: 전원 전위, /: 클록 신호

RS, /RS : 외부 신호

본 발명은 반도체 장치에 관한 것으로 특히, 외부에서 공급되는 전원 전압 또는 그 전원 전압으로부터 발생되는 내부 전압의 출력 전압을 스위칭하기 위한 리세트 회로에 관한 것이다.

전기적으로 데이터의 기록, 판독 및 소거등을 행하는 플래쉬 메모리와 같은 반도체 장치에서, 외부에서 공급되는 전원 전압이외에 복수의 전압을 내부에서 발생시켜 이들 전압을 이용해서 상기 동작을 행하고 있다.

예를 들면, 상기 플래시 메모리에서는, 각 메모리 셀은 하나의 트랜지스터로 구성되며, 각 트랜지스터의 드레인과 제어 게이트는 각각 비트 선과 워드 선에 연결되어 있다.

소거 동작은 메모리로 되는 트랜지스터의 콘트롤 게이트에 양의 고전압을 인가하고, 소스 및 P웰에 음의 고전압을 인가하는 것에 의해, 터널 현상을 이용해서 플로팅게이트(floating gate)에 전자를 주입하는 것에 의해 행해진다.

또, 기록동작은 음의 고전압을 제어 게이트에 인가하고, 양의 고전압을 드레인에 인가하는 것에 의해, 터털 현상을 이용해서 플로팅게이트로부터 전자를 제거하는 것에 의해 행해진다.

이하, 종래 플래시 메모리의 다양한 동작을 위해 이용되는 내부 전압에 대해 설명한다.

제19도는 상기 플래시 메모리의 다양한 동작 상태 중에 선택된 또는 선택되지 않은 메모리 셀로 공급되는 다양한 전압을 나타낸다.

예를 들면, 제19도에 도시된 바와 같이, 소거가 상기 선택된 섹터에서 수행될 때, 소스 전압(V_s)은 8V이고, 제어 게이트 전압(V_cg)는 10V이며, P웰 전압(BG)는 -8V이고, 드레인 전압(V_d)는 프로팅 된다(z).

비슷하게, 상기 선택된 또는 선택되지 않은 섹터는 각각 모드에서 소정의 값을 가진 소스 전압(V_s), 제어 게이트 전압(V_cg), 드레인 전압(V_d) 및 P웰 전압(BG)으로 공급되며, 그래서 상기 각 동작들이 수행된다.

3V의 전원 전압만이 외부에서 공급되는 상기 구조에서, 6V, 10V, 4V, -8V 및 -4V는 본 전원 전압에서 만들어져야 한다.

이러한 목적으로, 상기 플래시 메모리에는 내부에서 충전펌프 회로를 포함한 양전압 발생회로와 음전압 발생회로가 제공되는 것이 일반적이다.

이하, 상기 양전압 발생회로와 음전압 발생회로를 사용하여 상기 메모리 셀 상에서 수행되는 소거와 기록 동작에 관하여 더욱 상세하게 설명한다.

상술한 바와 같이, 상기 메모리 셀의 소거 상태는 주입 전자가 상기 플로팅 게이트내에 존재할 때 달성된다.

그러므로, 소거 상태의 상기 메모리 셀 트랜지스터의 입계전압은 전자가 주입되지 않은 경우에 비해 양의 방향으로 이동된다.

플래시 메모리의 메모리 셀로부터 저장된 정보를 판독하는 동안에, 소스가 접지되고 대략 1V의 양의 전압이 드레인에 공급되는 그 동작 모드내에 일정한 전압이 제어 게이트에 공급되며, 저장된 정보는 소스와 드레인 사이에 어떤 전류가 흐르는지를 측정하므로써 결정된다.

판독 동작이 수행될 때, 임계전압이 소거 동작에 의해 양의 방향으로 천이된 트랜지스터 내에서는 전류가 흐르지 않는다.

이하, 저장된 정보를 소거하고 상기 플래시 메모리에 새롭게 정보를 기록하는 동작에 대해 설명한다.

제20도에서, 가로좌표는 메모리 셀 내의 트랜지스터의 임계전압을 나타내고, 세로좌표는 상응하는 임계전압을 갖는 칩 내의 트랜지스터의 개수 즉, 비트 수를 가리킨다.

새로운 저장 정보를 기록하는 것은 다음과 같은 이유로 일반적으로 기록 동작을 수행중인 블록 내의 메모리 셀의 저장 정보를 소거한 후에 수행된다.

이하, 기록 동작에 관해 설명한다.

다음에서 상기 소거가 기록 동작을 수행중인 비트에 수행되는 상태를 개시 상태라고 부른다.

개시 상태에서, 상기 블록 내의 메모리 셀의 트랜지스터의 임계전압이 분포되어 중앙의 값은 제20도의 A에서 도시된 바와 같이 양의 방향으로 천이된다.

이 상태에서, 기록 동작 즉, 기록하려는 비트에 해당하는 트랜지스터로 프로그래밍하는 것을 수행하는 것이 시도된다.

이 경우에, 게이트는 드레인에 대해 음의 전위(-14V)로 유지되며, 전자는 플로팅 게이트로부터 드레인으로 제거된다.

제20도에 도시된 바와 같이, 상기 제거를 수행할 때, 기록된 비트에 해당하는 트랜지스터의 임계전압의 분포는 변하여 A에서 B와 C를 거쳐 D로 이동한다.

그러나, 이 상태가 상술한 바와 같이 유지되면, 모든 전자는 플로팅 게이트로부터 제거되며, 또한 임계전압은 음의 값으로 천이된다.

이 상태는 제20도에서 상태 E에 해당된다.

그러므로, 메모리 셀의 트랜지스터에서, 비록 0V가 게이트에 공급되더라도 전류는 소스와 드레인 사이에서 흐른다.

이것은 다음을 의미한다.

제19도의 하부에 도시된 바와 같이, 비록 0V가 메모리 셀을 해제하기 위하여 게이트에 설정되더라도, 높은 임피던스(제19도에서 Z로 표시됨)을 소스와 드레인 사이에서 이룰 수 없으며, 누설 전류가 상기 셀을 통해 흐른다.

이것은 선택된 메모리 셀의 정보를 바르게 판독하는 것을 어렵게 한다.

이 상태를 오버-프로그래밍 상태(over-programming state)라고 부른다.

실제 프로그래밍에서는, 펄스 형태의 전압이 기록을 위하여 게이트와 드레인 사이에 공급되며, 이는 상기 오버-프로그래밍을 방지한다.

상술한 것을 위한 절차는 제19도와 제20도를 참조하여 후술한다.

이미 프로그래밍된 비트로 기록이 행해지면, 오버-프로그래밍이 발생한다.

그러므로 초기 상태로 해서 모든 비트의 소거동작을 행하는 것이 필요하다.

이후에, 프로그램 기록을 위한 펄스가 인가되어, 프로그램 상태의 확인이 행해진다.

예를 들면, 제20도의 A로 표시된 바와 같이 임계값이 분포된 트랜지스터에 제1펄스를 적용한 후에, 기록 비트에 해당하는 트랜지스터의 임계값이 B에 의해 표시된 바와 같이 분포된다.

임계값이 충분히 변하지 않으면, 펄스는 다시 공급된다.

이 절차는 제21도의 프로그램 펄스 공급과 프로그램 검증의 단계에 해당하며, 프로그램된 비트가 적당한 값을 달성할 때까지 반복된다.

상기한 절차에 의해, 프로그램된 비트에 해당하는 트랜지스터의 임계값의 분포는 제20도의 B로 표시된 상태에서 C로 표시된 상태를 거쳐 D로 표시된 상태로 변한다.

이때에 프로그램을 기록하는 것이 종결된다.

이하, 첨부된 도면을 참조하여 종래의 플래시 메모리의 동작에 대해 간략하게 설명하겠다.

제18도는 종래의 플래시 메모리의 구조를 도시하는 블록도이다.

제18도에서, 하나의 섹터 내의 메모리 셀 어레이는 단순화를 위하여 2 × 2 구조의 단순화된 형태로 도시되어 있다.

기록/소거 제어 회로(1)는 기록 및 소거 동작의 타이밍은 물론 각 동작을 위한 전압을 제어한다.

데이터 I/O 버터(2)는 센스 엠프(3)로부터 보내진 데이터를 외부에서 출력하며, 기록 회로(4)에 외부에서 입력된 기록 데이터를 공급한다.

센스 엠프(3)은 Y-게이트 트랜지스터(Q1, Q2)를 경유하여 보내진 메모리 셀 어레이(11) 내의 메모리 셀의 데이터를 증폭하여 데이터 I/O 버퍼(2)로 동일한 것을 출력한다.

기록 회로(4)는 데이터 I/O 버퍼(2)로부터 보내진 데이터를 칼럼 래치(17, 18)로 공급한다.

칼럼 디코더(5)는 어드레스 버퍼(13)의 출력을 입력받아 Y-게이트 트랜지스터(Q1, Q2)를 선택한다.

6V 발생회로(6)는 6V의 전압을 칼럼 래치(17, 18)로 공급하며, 상기 칼럼 래치는 6V를 데이터 0에 응답하여 비트 선으로 공급한다.

-4V 발생회로(7)는 -4V의 전압을 소거 동작의 동안에 선택되는 메모리 셀의 소스에 공급한다.

-8V 발생회로(8)는 기록 동작의 동안에 -8V를 워드 선과 로우 디코더(12)에 공급하며, 소거 동작의 동안에 -8V를 선택된 메모리 셀의 P웰과 소스에 공급한다.

선택 게이트 디코더(9)는 어드레스 버퍼(13)의 출력을 입력받아서 메모리 셀 어레이(11)내의 게이트(Q7 ~ Q10)를 선택한다.

소스 라인 드라이버(10)는 N채널 MOSFET(Q3 ~ Q6)을 포함한다.

소스 라인 드라이버(10)은 접지 레벨의 전압을 읽기 동작중의 메모리 셀의 소스 라인으로 공급하며, 음의 전압을 소거 동작중의 메모리 셀의 소스 라인으로 공급한다.

메모리 셀 어레이(11)는 메모리 셀(Q11 ~ Q18)를 포함하며, 게이트(Q7 ~ Q10)를 선택한다.

메모리 셀 어레이(11)에서, 데이터는 로우 디코더(12)와 칼럼 디코더(5)에 의해 선택된 메모리 셀에 기록되거나, 상기 메모리 셀로부터 판독된다.

로우 디코더(12)는 어드레스 버퍼(13)로부터의 출력을 입력받아서 특정의 워드 선을 선택한다.

어드레스 버퍼(13)는 외부에서 공급되는 어드레스 신호를 입력받는데, 상기 어드레스 신호는 메모리 셀 어레이(11) 내의 특정 메모리 셀을 선택한다.

또한, 상기 어드레스 버퍼(13)는 칼럼 어드레스 신호와 로우 어드레스 신호를 각각 칼럼 디코더(5)와 로우 디코더(12)로 공급한다.

기준 전압 발생 회로(14)는 기록 확인중에 워드 선 전압을 인가하며, 6V, 10/4V, -8V 및 -4V 발생회로(6, 19, 8, 7)를 위한 기준전압을 공급한다.

웰 전위 스위칭 회로(15)는 메모리 셀의 소거 동안에 P웰에 음의 고전압을 인가하며, 다른 동작 모드 동안에는 P웰을 접지시킨다.

트랜스퍼 게이트(16)는 칼럼 래치(17, 18)와 비트 선 간의 연결을 제어한다.

칼럼 래치(17, 18)는 기록 동작을 수행할 때 기록 데이터를 래치한다.

10/4V 발생 회로(19)는 10V의 전압을 공급하며, 기록 동작을 수행할 때 게이트 디코더(9)를 선택하며, 소거 동작을 수행할 때 워드 선과 로우 디코더(12)에 10V의 전압을 공급하고, 소거 검증 동작을 수행할 때 워드 선과 로우 디코더(12)에 4V의 전압을 공급한다.

검증 제어 회로(20)는 검증 동작을 수행할 때 각 회로의 동작을 제어한다.

상술한 바와 같이 플래시 메모리 내에서 프로그래밍이 수행되므로, 전원 전압보다 높은 양의 전압을 발생하기 위한 양의 고전압발생 회로는 프로그래밍을 위해 이용되는데, 음의 고전압 발생회로와 함께, 프로그램을 기록하고 소거하는 동작을 수행할 때 펄스를 공급하는 동안에 일정 전압을 유지하기 위해서 뿐만 아니라, 다음의 3가지 점을 만족하기 위해 요구된다.

첫째, 펄스가 하강할 때, 트랜지스터에 과도한 스트레스를 과하지 않으면서, 출력 선의 전위는 아주 빠르게 처음의 전위를 회복해야 한다.

회복을 위해 필요한 시간을 감소시키는 것은 프로그래밍을 위한 시간과 소거를 위한 시간을 감소시킨다.

출력 선의 전위를 리세트하는 회로가 없다고 가정하자.

그러면, 고전압 발생회로가 그 동작을 중지하거나 출력선의 전위가 작은 누설 때문에 매우 느리게 감소된 후에도, 출력 선의 전위는 현 상태를 유지한다.

메모리 셀 트랜지스터의 상태가 이 상태에서 다음의 동작 단계로 변화 될 때, 상기 트랜지스터는 극히 심한 스트레스를 받게 되며, 메모리 셀 내에 저장된 정보는 교란된다.

그러므로, 신용도에 문제가 있다.

즉, 출력 선의 전위가 리세트되지 않으면 메모리 셀 트랜지스터의 동작 상태는 변경될 수 없다.

둘째, 출력 선에 고전압을 리세트하는 리세트 회로가 동작할 때, 고전압이 고전압 리세트 회로를 구성하는 트랜지스터로 공급되는 것을 방지하는 것이 필요하다.

게다가, 상기 리세트 회로의 신용도를 더욱 향상시키기 위하여, 상기 트랜지스터가 도통되거나 불통되거나 간에 후술한 트랜지스터에 고전압이 공급되지 않는 구조가 바람직하다.

셋째, 회로 구조의 단순화가 요구된다.

이것은 단지 트랜지스터의 개수를 줄이는 것만을 의미하지는 않는다.

예를 들어, 상기 칩 상의 다른 회로에서 사용되는 트랜지스터와 다른 임계전압의 트랜지스터를 공급하는 것이 필요하다면, 이것은 제조공정을 증가시킨다.

이하, 종래의 구조에 대해 상술하겠다.

제16도는 제18도의 6V 발생회로(6)과 10V/4V 발생회로(19)에 해당하는, 종래의 양의 고전압 발생회로를 도시하는 블록도이다.

제16도에서, 승압회로(103)는 발진기(104)와 양의 전압 충전 펌프(105)로 형성된다.

발진기(104)는 펄스파()와 그의 역전된 파(/)를 출력하며, 그에 응하여 양의 전압 충전 펌프회로(105)는 전원 전압 V_cc로부터 증가된 전압 V_pp를 그의 출력단(106)에 출력한다.

리세트 동작을 수행할 때, 리세트 신호(RS)는 L 레벨에서 H 레벨로 변하며, 발진기(104)는 그 동작을 중지한다.

동시에, 출력단(106)과 전원 사이에 연결된 N채널 MOSFET(tn3)는 리세트 신호(RS)에 응하여 도통되며, 출력단 전압을 전압 V_cc로 리세트한다.

N채널 MOSFET(tn3)가 인핸스형(enhancement type)이면 즉, 상기 칩 상의 다른 회로 내의 트랜지스터와 동일 형이고 V_thn의 임계전압을 가지면, 출력단(106)에 공급되는 전위 V_out는 다음과 같이 표현될 수 있다.

V_out= V_cc- V_thn

그러므로, 임계전압에 의한 출력전압의 강하 및 충분한 전압을 상기 출력단에서 얻을 수 없다.

N채널 MOSFET(tn3)가 디플리션형(depletion type)이면, 전압 강하는 발생하지 않으나, 디플리션형의 트랜지스터는 제조 공정의 수를 증가시키며, 이는 상기 칩의 제조 공정의 수와 경비를 증가시킨다.

제17도는 종래의 음의 고전압 발생 회로를 도시하는 블록도로서, 상기 회로는 제18도의 -4V 발생회로와 -8V 발생회로에 해당한다.

제17도에서, 음의 승압 회로(203)는 발진기(204)와 음의 충전 펌프(205)에 의해 형성된다.

음의 승압 회로(203)는, P채널 MOSFET(tp3)가 출력단(206)과 접지 사이에 연결되고, MOSFET(tp3)와 발진기(204)는 리세트 신호(RS)의 역전 신호(/RS)에 의해 제어된다는 점에서, 양의 고전압 발생회로와 다르다.

또한 이러한 경우에, P채널 MOSFET(tp3)가 인핸스형이면, 충분한 접지 전위를 공급할 수 없다.

디플리션형이면, 제조 공정의 수는 증가된다.

본 발명의 목적은 양 또는 음의 고전압이 걸려있는 출력선을 외부전원 전위와 동일한 전위로 리세트할 수 있는 회로를 제공하는데 있으며, 상기 회로는 제조공정의 수를 증가시키지 않고 제조하는 데 있다.

본 발명의 다른 목적은 리세트하는 동안에 트랜지스터에 공급되는 전장을 약화시키고 높은 신용도를 갖을 수 있는 리세트 회로를 제공하는데 있다.

따라서, 본 발명은, 제1전원 전위, 상기 제1전원 전위보다 높은 제2전원 전위 및 상기 제2전원 전위보다 높은 제3전원전위가 외부에서 공급되고, 제1 및 제2신호 레벨의 전위 사이에서 스위칭 할 수 있는 외부 신호에 응하여, 출력노드로 제3전원전위를 출력하는 상태를 제2전원 전위를 출력하는 상태로 스위칭하며, 제1입력노드, 제2입력노드, 제3입력노드, 제어회로, 제1 P채널 MOSFET 및 출력노드를 포함하는 리세트 회로를 제공한다.

제1입력노드에는 제1전원 전위가 공급된다.

제2입력노드에는 제2전원 전위가 공급된다.

제3입력노드에는 외부 신호에 응하여 제3전원 전위의 공급을 선택적으로 중지하고 개시하는 공급부의 출력단에 연결된다.

상기 제어 회로는 제1전원 전위와 제3전원 전위를 외부 신호의 전위 레벨에 응하여 선택적으로 출력한다.

제1 P채널 MOSFET는 그의 게이트에서 상기 제어회로의 출력을 입력받고 그 드레인은 제2입력노드에 연결된다.

출력노드는 제3입력노드에는 물론 제1 P채널 MOSFET의 소스와 백 게이트(back gate)에도 연결된다.

본 발명의 다른 특징에 따르면, 상기 제어회로는 그 게이트에서 외부 신호를 입력받고 그 소스와 백 게이트에서 출력노드와 연결되는 제2 P채널 MOSFET, 그 일단이 제2 P채널 MOSFET의 드레인에 연결되고 그 다른단은 제1 P채널 MOSFET의 게이트에 연결되는 저항, 및 그 게이트에서 제어신호를 입력받고 그 소스와 백 게이트에서 제1입력노드에 연결되며 그 드레인에서 상기 저항의 다른단에 연결되는 N채널 MOSFET를 포함한다.

본 발명의 또 다른 특징에 따르면, 제1전원 전위와 제1전원 전위보다 낮은 음의 값의 제2전원 전위가 외부에서 공급하고, 출력노드로 제2전원 전위를 출력하는 상태를, 제1 및 제2신호 레벨에서의 전위 사이에서 스위칭될 수 있는 외부 신호에 응하여, 제1전원 전위를 출력하는 상태로 변경하는 리세트 회로는 제1입력노드, 제2입력노드, 제어회로, 제1 N채널 MOSFET 및 출력노드를 포함한다.

제1입력노드에는 제1전원 전위가 공급된다.

제2입력노드는 외부 신호에 응하여 제2전원 전위의 공급을 중지하고 개시하는 공급부의 출력단에 연결된다.

상기 제어회로는 외부 신호의 전위 레벨에 따라서 선택적으로 제1 및 제2전원 전위를 출력한다.

제1 N채널 MOSFET은 그 게이트에서 상기 제어신호의 출력을 입력받으며, 그 소스가 제1입력노드에 연결된다.

출력노드는 제2입력노드에는 물론 제1 N채널 MOSFET의 드레인과 백 게이트에도 연결된다.

상기 출력노드에 공급되는 양의 전압의 전원 공급 전위의 리세트는 제1 P채널 MOSFET를 통해서 수행되므로, 출력노드의 전위는 임계전위에 해당하는 값으로 강하되지 않으며, 이는 본 발명의 주요한 효과이다.

더욱이, 제1 P채널 MOSFET를 불통시키는 신호의 전위는 제3전원 전위에 의해 형성되므로, 이 트랜지스터는 출력노드의 전위가 제3전원 전위에 달하더라도 도통되지 않으며, 상기 출력노드는 제2전원 전위로부터 적당하게 분리된다.

본 발명의 또 다른 효과는 상기 저항이 제1 P채널 MOSFET를 구동하는 제어회로 내의 트랜지스터에 공급되는 전압을 줄이므로써 부가적으로 제공하는 것이다.

그러므로, 본 발명은 상기 트랜지스터 내에서의 고 전장를 억압할 수 있는 양의 전압 리세트 회로를 제공할 수 있으며, 따라서 높은 신용도를 갖을 수 있다는 것이다.

본 발명의 또 다른 효과는 다음과 같다.

상기 출력노드에 공급되는 음의 전압의 전원 공급 전위의 리세트는 제1 N채널 MOSFET를 통해서 수행된다.

그러므로, 상기 출력노드의 전위는 상기 임계 전압에 해당하는 전압으로 상승하지 않는다.

더욱이, 제1 N채널 MOSFET를 불통시키는 신호의 전위는 음의 값인 제2전원 전위이고, 따라서 이 트랜지스터는 상기 출력노드의 전위가 제2전원 전위에 달하더라도 도통되지 않으며, 출력노드는 제1전원 전위로부터 적당하게 분리된다.

본 발명의 또 다른 효과는 다음과 같다.

상기 회로가 단지 인핸스형 트랜지스터로만 형성될 수 있으므로, 디플리션형 트랜지스터를 제조할 경우에 필연적인, 제조 공정의 단계의 수가 증가되는 것을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

비록 종래 기술이 플래시 메모리 내의 고전압 발생회로와 관련하여 설명되었지만, 본 발명은 충전 펌프 회로에 의해 의도 전압이 발생되는 반도체 장치의 다른 형에도 동일하게 적용될 수 있다.

제1도는 본 발명의 실시예에 따른 양의 고전압 발생회로(101)의 구조를 도시하는 블록도이다.

제2도는 제1도에 도시된 실시예의 리세트 동작을 수행하는 중의 전압 변경을 도시하는 도면이다.

제1도에서, 발전기(104), 양전압 충전 펌프(105) 및 다른 회로는 제16도에 도시된 종래 기술에의 구조와 동일하다.

양의 고전압 발생회로(102)내에서, P채널 MOSFET(tp1)은 출력단(106)와 V_cc와 동일한 제2전원 전위의 공급부 사이에 연결된다.

제2 P채널 MOSFET(tp2)와 N채널 MOSFET(tn0)는 직렬로 연결된 드레인을 갖는다.

이 트랜지스터는 출력단(106)과 제1전원 전위(즉, 접지 전위) 사이에 연결되며, P채널 MOSFET(tp2)의 소스가 출력단의 근처에, N채널 MOSFET(tn0)의 소스가 접지 근처에 위치하도록 배열된다.

충전 펌프(105)는 전원 전위 V_cc로부터 양의 고전압V_pp를 공급한다.

이때에, 리세트 신호(RS)는 L레벨이다.

N채널 MOSFET(tn0)은 도통이고, P채널 MOSFET(tp2)는 불통이다.

V_pp의 레벨은 P채널 MOSFET(tp2)를 통하여 절점(N1)에 전달되며, 따라서 P채널 MOSFET(tp1)은 절단된다.

이것은 전원 전위 V_cc와 P채널 MOSFET(tp1)를 경유하는 출력단(106)사이의 커플링을 압축한다.

리세트가 수행되면, 신호(RS)는 H 레벨에 달하며, 그래서 N채널 MOSFET(tn0)는 도통된다.

따라서, 절점(N1)의 레벨은 낮아지며, P채널 MOSFET(tp1) 또한 도통된다.

P채널 MOSFET(tp2)는 도통되어 있었다.

그러므로 출력 V_pp는 점차적으로 그 레벨을 낮추기 시작한다.

상술한 것은 제2도의 T1과 T2사이의 파형에 의해 표현된다.

T1은 리세트 신호(RS)가 H레벨에 도달하는 시간을 가리키며, T2는 P채널 MOSFET(tp2)가 후술하는 바와 같이 불통되기 시작하는 시간을 가리킨다.

출력이 V_cc의 근처의 값으로 변할 때, P채널 MOSFET(tp2)는 불통되기 시작한다.

이로써, 절점(N1)은 빠르게 N채널 MOSFET(tn0)에 의해 (T2와 T3 사이의 기간 동안) 접지 레벨로 방전된다.

N1이 접지되므로, P채널 MOSFET(tp1)은 충분히 도통되고, V_cc레벨은 출력부에 공급된다.

그러므로, 디플리션형 트랜지스터를 사용하지 않고 출력부에 제2전원 전위 즉, V_cc레벨을 충분히 공급하는 것이 가능하다.

또한 P채널 MOSFET(tp1)은 인핸스형 일 수 있으므로, 제조공정의 증가를 방지할 수 있다.

제3도는 본 발명의 실시예 2에 따른 음의 고전압 발생회로의 구조를 도시하는 블록도이다.

제3도에서, 발진기(304), 음의 진압 충전 펌프(205) 및 다른 회로는 제17도에 도시된 종래 기술에서와 동일한 구조를 갖는다.

제4도는 제3도에 도시된 실시예에서 리세트 동작을 수행하는 중의 전압 변화를 도시한 도면이다.

음의 고전압 리세트 회로(202)에서, N채널 MOSFET(tn1)은 출력단(206)과 제1전원 전위(접지 레벨) 사이에 연결된다.

제2 N채널 MOSFET(tn2)와 P채널 MOSFET(tp0)의 드레인은 직렬로 연결된다.

이 트랜지스터는 제2 N채널 MOSFET(tn1)의 소스가 출력단(206)에 연결되고, P채널 MOSFET(tp0)의 소스가 리세트 신호의 역전된 신호를 입력으로 받는 인버터 회로의 출력단에 연결되도록 배열된다.

제2 N채널 MOSFET(tn2)는 그 게이트에서 리세트 신호의 역전된 신호를 입력받고, P채널 MOSFET(tp0)는 그 게이트에서 항상 L 레벨(접지레벨)을 유지하는 신호를 입력받는다.

구동 신호는 이 트랜지스터 사이의 접속부로부터 제1 N채널 MOSFET(tn1)의 게이트로 공급된다.

충전 펌프(205)의 출력이 고전압 V_nn인 동안, 리세트 신호(/RS)는 H레벨이다.

이 상태에서 N채널 MOSFET(tn2)는 도통 상태이고 절점(N3)에 제2전원 전위의 V_nn레벨을 전달한다.

V_nn은 음의 전압이므로, P채널 MOSFET(tp0)는 불통된다.

그러므로, N채널 MOSFET(tn1)의 게이트는 V_nn에 도달하고, 그래서 N채널 MOSFET(tn1)은 또한 절단되며, 따라서 접지 레벨은 출력단(206)에 전달되지 않는다.

리세트가 수행될 때, 신호(/RS)는 L레벨에 도달한다.

이때에, P채널 MOSFET(tp0)는 절점(N3)의 레벨을 점차적으로 증가시키기 위하여 도통되며, 결과적으로 N채널 MOSFET(tn1)은 도통된다.

N채널 MOSFET(tn2)는 도통되어 있었다.

그러므로, 출력 V_nn의 레벨은 점차적으로 증가하기 시작한다.

이것은 제4도의 T4와 T5 사이의 상태에 해당한다.

T4는 리세트 신호(/RS)가 L 레벨에 도달하는 시간을 가리키고, T5는 후술하는 바와 같이 N채널 MOSFET(tn2)가 불통되는 시간을 가리킨다.

출력 V_nn이 접지 레벨 근처의 값으로 변할 때, N채널 MOSFET(tn2)는 불통된다.

이로써 절점(N3)는 빠르게 V_cc레벨로 증가하며, 결과적으로 N채널 MOSFET(tn1)은 출력단(206)에 접지 레벨을 공급할 만큼 충분히 도통된다.

이것은 T5와 T6사이의 기간에 해당된다.

전술한 실시예와 비슷하게, 이 실시예는 디플리션형 트랜지스터를 사용하지 않고 출력단에 접지 레벨을 공급할 수 있다.

또한, N채널 MOSFET(tn1)가 인핸스형 이므로, 제조 공정의 단계가 증가하는 것을 방지할 수 있다.

제5도는 본 발명의 실시예 3의 양의 고전압 발생회로(101)의 구조를 도시하는 블록도이다.

제6도는 제5도의 회로에서 리세트 동작을 수행하는 동안의 전압 변화를 도시하는 도면이다.

실시예 1은 N채널 MOSFET(tn0)와 P채널 MOSFET(tp1, tp2)에 상대적으로 큰 전압을 적용하면서, 리세트 동작을 수행하는 동안 발전 전류가 흐르도록 구성되어 있다.

그러나, 트랜지스터는 도통되고 전류는 상기 트랜지스터를 통하여 흐르므로, 기판 전류가 드레인 부에서 발생하여 상기 기판의 전위 레벨을 증가시키는, 종래에 이미 알려진 그러한 오동작을 일으킬 수 있으며, 결과적으로 바이폴라 동작이 소스, 기판 및 드레인 사이에서 발생할 수 있으며, 이로써 큰 전류를 발생한다.

상기한 것을 피하기 위하여, 상기 도통된 트랜지스터의 소스와 드레인 사이에 큰 전압을 공급하지 않는 것이 중요하다.

이러한 이유 때문에, 제5도의 실시예는 N채널 MOSFET(tn0)와 P채널 MOSFET(tp2)사이에 개재된 저항(R1)을 포함한다.

출력단(106)에서 고전압을 발생하는 동작은 실시예 1의 경우와 유사하다.

상기 리세트 동작(즉, 신호(RS)가 H 레벨일 때)을 수행할 때, 저항(R1)이 개재되어 있으므로 N채널 MOSFET(tn0)가 도통될 때 절점(N1)의 전위는 순간적으로 접지 레벨로 떨어진다.

비록 절점(N2)의 전위가 저항(R1)을 통하여 점차 떨어지더라도, 저항(R1)은 V_pp와 N2 사이의 전위차가 P채널 MOSFET(tp1)의 임계값 보다 크지 않은 정도의 매우 작은 값이 되도록 감소시키도록 설정된다.

그러므로, P채널 MOSFET(tp2)이 도통되는 동안, P채널 MOSFET(tp1)은 불통된다.

이것은 제6도에서 T1과 T2사이의 기간에 해당된다.

V_pp가 V_cc근처의 값으로 변할 때, P채널 MOSFET(tp2)는 불통되기 시작한다.

N채널 MOSFET(tn0)와 저항(R1)으로 형성된 방전계는 절점(N2)의 전위를 접지 레벨로 낮춘다.

이때에, 불통된 P채널 MOSFET(tp1)은 도통되어 출력단에 V_cc를 공급한다.

이것은 제6도의 T2와 T3사이의 기간에 해당된다.

상술한 방법에 의해, 고전압은 리세트 동작을 수행하는 동안에도 도통인 트랜지스터의 소스와 드레인에 인가되지 않으며, 따라서 리세트 동작은 안정되고 신용도있게 수행될 수 있다.

제7도는 본 발명의 실시예 4의 음의 고전압 발생회로(201)의 구조를 도시하는 블록도이다.

제8도는 리세트 동작을 수행하는 동안의 전압변화를 도시한 도면이다.

실시예 2는 P채널 MOSFET(tp0), N채널 MOSFET(tn1) 및 N채널 MOSFET(tn2)에 상대적으로 큰 전압을 공급하는 동안 리세트 동작을 수행할 때, 방전 전류가 흐르도록 구성된다.

도통된 트랜지스터의 소스와 드레인에 큰 전압을 인가하는 것은 피하기 위하여, 실시예 1에서와 같이, 제7도의 회로는 P채널 MOSFET(tp0)와 N채널 MOSFET(tn2) 사이에 개재된 저항(R2)를 포함한다.

리세트 동작이 수행될 때(즉, 신호(/RS)가 L 레벨일 때), P채널 MOSFET(tp0)은 도통되어 절점(N3)의 전위를 V_cc로 증가시킨다.

저항(R2)의 공급에 의해, 절점(N3)의 전위는 순간적으로 V_cc에 도달하게 된다.

절점(N4)의 전위는 저항(R2)와 P채널 MOSFET(tp0)의 공급에 의해 점차적으로 증가하며, 결과적으로 출력 V_nn은 점차적으로 증가한다.

이때에, V_nn과 절점(N4) 사이의 전위차는 N채널 MOSFET(tn1)의 임계전압 보다 크지 않은 매우 작은 값으로 설정된다.

그러므로, N채널 MOSFET(tn2)가 도통되는 동안, N채널 MOSFET(tn1)은 불통된다.

이것은 제8도의 T4와 T5사이의 기간에 해당된다.

V_nn이 접지 레벨 근처의 값으로 변할 때, N채널 MOSFET(tn2)는 불통되기 시작한다.

그러므로, 절점(N4)는 P채널 MOSFET(tp0)와 저항(R2)를 포함하는 경로를 경유하여 충전되어 V_cc로 증가된다.

이로써, N채널 MOSFET(tn1)은 충분히 도통되어 출력단에 접지 레벨을 공급한다.

상술한 방법에 의하여, 고전압이 리세트 동작을 수행하는 동안 도통된 트랜지스터의 소스와 드레인에 인가되지 않으며, 따라서 리세트 동작은 안정되고 신용도있게 수행될 수 있다.

제9도는 본 발명의 실시예 5의 음의 고전압 발생회로의 구조를 도시하는 블록도이다.

제10도는 리세트 동작을 수행하는 동안의 전압 변화를 도시하는 도면이다.

실시예 4에서, 비록 고전압이 도통된 트랜지스터의 소스와 드레인에 인가되지 않더라도, V_nn이 발생되는 동안 V_cc는 N채널 MOSFET(tn2)의 게이트에 공급되며, V_nn은 소스, 드레인 및 그것의 채널에 공급된다(이 동안에 N채널 MOSFET(tn2)는 도통이다).

그러므로 과도한 스트레스가 N채널 MOSFET(tn2)의 게이트 산화막에 공급되며, 이것은 신용도를 떨어뜨린다.

따라서, 이 실시예는 충전 펌프의 출력이 제9도와 제10도에 도시된 바와 같이 소정의 레벨(V_nn1)에 도달할 때 그것의 논리를 변경하는 신호(VMOD)를 이용한다.

제9도의 내부 제어신호 발생회로(223)에서, 신호(VMOD)는 NOR회로의 입력단의 하나에 공급된다.

그러므로, 충전 펌프의 출력이 충분한 음의 전압에 도달하고 신호(VMOD)가 H 레벨에 도달할 때, NOR 회로의 출력인 절점(N5)의 전위는 신호(/RS)의 상태에 관계없이 L 레벨에 도달하며, 결과적으로 N채널 MOSFET(tn2)의 게이트 전압 스트레스는 경감된다.

제11도는 본 발명의 실시예 6의 양의 고전압 발생회로(101)의 구조를 도시하는 블록도이다.

제12도는 리세트 동작을 수행하는 동안의 전압 변화를 도시하는 도면이다.

실시예 3에서, 출력전위(V_pp)이 리세트 동작은 저항(R1)를 통해 수행되므로, 매우 긴 시간이 그 출력을 방전하기 위해 요구된다.

상술한 것을 개선하기 위해서, 제11도의 회로 구조가 이용된다.

즉, 절점(N1)은 직접적으로 P채널 MOSFET(tp1)의 게이트에 공급되며, 이로써 출력은 P채널 MOSFET(tp1)를 통해서 V_cc로 리세트 된다.

P채널 MOSFET(tp1)의 소스와 드레인 사이의 전위차는 V_pp- V_cc이므로 상대적으로 작고, 결과적으로 도통된 상태에서의 전압강하는 중요한 문제를 일으키지 않는다.

그러므로, 저항(R1)은 가장 큰 전위가 리세트 동작을 수행하는 동안 발생되는 P채널 MOSFET(tp2)와 N채널 MOSFET(tn0) 사이에 개재된다.

제12도에 도시된 바와 같이, P채널 MOSFET(tp1)의 게이트는 저항을 포함하지 않은 경로를 통하여 방전되며, 결과적으로 절점(N2)의 전위는 제6도에 도시된 구조에서 보다 더 빠르게 접지 레벨에 도달한다.

그러므로, 출력을 리세트하기 위해 요구되는 시간은 감소된다.

제13도는 본 발명의 실시예 7의 음의 고전압 발생회로(201)의 구조를 도시한 블록도이다.

제14도는 리세트 동작을 수행하는 동안의 전압 변화를 도시한 도면이다.

실시예 4에서, V_nn은 저항(R2)를 통하여 리세트되므로, 출력단의 충전은 매우 긴 시간을 요구한다.

이것을 개선하기 위하여, 제13도에 도시된 회로 구조를 이용한다.

그러므로, 절점(N3)는 N채널 MOSFET(tn1)의 게이트에 직접적으로 입력되며, 이로써 출력은 N채널 MOSFET(tn1)를 통하여 접지 레벨로 리세트 된다.

N채널 MOSFET(tn1)의 소스와 드레인 사이의 전위차는 V_nn이므로 상대적으로 작으며, 결과적으로 도통 상태에서의 전압 강하는 중요한 문제를 일으키지 않는다.

그러므로, 저항(R2)는 리세트 동작을 수행하는 동안 가장 큰 전압이 발생되는 N채널 MOSFET(tn2)와 P채널 MOSFET(tp0) 사이에 개재될 수 있다.

제14도에 도시된 바와 같이, N채널 MOSFET(tn1)의 게이트는 저항을 포함하지 않은 경로를 통하여 방전되며, 결과적으로 절점(N4)의 전위는 제8도에 도시된 경우보다 더 빠르게 접지 레벨에 도달한다.

그러므로, 출력을 리세트하기 위하여 요구되는 시간은 감축된다.

더욱이 N채널 MOSFET(tn2)의 게이트 산화물층에 공급되는 스트레스를 감소시키기 위하여, 본 실시예 7은 제9도에 도시된 실시예 5의 경우와 같은 방법으로 수정될 수 있다.

제15도는 실시예 7이 수정된 것을 도시하는 블록도이다.

실시예 5에서와 같이, 이러한 수정은, 제10도에 도시된 바와 같이 충전 펌프의 출력이 소정의 레벨(V_nn1)에 도달할 때 그 논리를 변경하는 신호(VMOD)를 이용한다.

제15도의 내부 제어신호 발생회로(223)에서, 신호(VMOD)는 NOR회로의 입력단의 하나에 공급된다.

그러므로, 충전 펌프의 출력이 충분한 음의 전압에 도달하고 신호(VMOD)가 H 레벨에 도달할 때, NOR회로의 출력인 절점(N5)의 전위는 신호(/RS)의 상태에 관계없이 L 레벨에 도달하며, 결과적으로 N채널 MOSFET(tn2)의 게이트 전압 스트레스가 경감된다.

Claims

제1의 전원 전위, 상기 제1의 전원 전위보다도 높은 제2의 전원 전위 및 상기 제2의 전원 전위보다도 더 높은 제3의 전원 전위가 공급되고, 제1 및 제2의 신호레벨 전위사이에 전환하는 제어신호(RS)에 의해, 상기 제3의 전원전위를 출력하고 있는 상태를 상기 제2의 전원전위를 출력하는 상태로 전환하는 리세트회로에 있어서, 상기 제1의 전원 전위를 공급하는 제1의 입력노드(110)와, 상기 제2의 전원 전위가 공급되는 제2의 입력노드(109)와, 상기 제어신호에 따라서 상기 제3의 전원 전위와 선택적으로 결합 또는 분리되는 내부노드(N1)와, 상기 제어신호의 전위레벨에 따라서 상기 제1의 전원전위 또는 상기 제3의 전원전위를 선택적으로 상기 내부노드와 결합하는 제어회로와, 상기 내부노드의 전위를 게이트로 받아, 드레인이 상기 제2의 입력노드로 접속되는 제1의 P채널 MOSFET(tp1)와, 상기 내부노드 및 상기 제1의 P채널 MOSFET의 소스 및 백 게이트와 선택적으로 결합되는 출력노드(106)를 구비하는 리세트 회로.
제1항에 있어서, 상기 제어회로는, 게이트로 상기 제어신호를 받고, 소스 및 백 게이트가 상기 출력노드에 접속하며, 드레인이 상기 제1의 P채널 MOSFET의 게이트에 접속되는 제2의 P채널 MOSFET(tp2)와, 게이트에 상기 제어신호가 입력되고, 소스 및 백 게이트가 상기 제1의 입력 노드에 접속되며, 드레인이 상기 제2의 P채널 MOSFET의 드레인에 접속되는 N채널 MOSFET(tn0)을 포함하는 리세트회로.
제1항에 있어서, 상기 제3전원 전위를 공급하기 위한 공급부를 더 구비하고, 상기 공급부는, 서로 상보(相補)인 제1 및 제2의 클록신호를 생성하는 발진회로와, 상기 제1 및 제2의 클록신호를 받아, 상기 제3의 전원 전위를 생성하는 챠지펌프회로를 포함하며, 상기 발진회로는, 상기 제어신호에 의해 동작상태와 정지상태로 전환되고, 상기 제어회로는, 상기 발진회로가 상기 정지상태에서는 상기 제1의 전원 전위를 상기 내부노드와 결합하며, 상기 발전회로가 상기 동작상태에서는 상기 제3의 전원 전위를 상기 내부노드와 결합하는 리세트회로.
제1항에 있어서, 상기 리세트회로는 단일의 외부 전원전위가 공급되는 반도체장치사이에 장착되고, 상기 제1전원 전위와 상기 제2전원 전위가 각각 접지전위와 상기 반도체 장치의 상기 외부 전원전위에 해당하는 리세트회로.
제4항에 있어서, 상기 반도체 장치가 플래시 메모리인 리세트회로.
제1항에 있어서, 상기 제어회로는, 게이트로 상기 제어신호를 받고, 소스 및 백 게이트가 상기 출력노드에 접속되며, 드레인이 상기 제1의 P채널 MOSFET의 게이트에 접속되는 제2의 P채널 MOSFET(tp2)와, 한 단이 상기 제2의 P채널 MOSFET의 드레인과 접속되는 저항체와, 게이트에 상기 제어신호가 입력되고, 소스 및 백 게이트가 상기 제1의 입력 노드에 접속되며, 드레인이 상기 저항체의 다른 단에 접속되는 N채널 MOSFET(tn0)을 포함하는 리세트회로.
제1항에 있어서, 상기 제어회로는, 게이트로 상기 제어신호를 받고, 소스 및 백 게이트가 상기 출력노드에 접속되는 제2의 P채널 MOSFET(tp2)와, 한 단이 상기 제2의 P채널 MOSFET의 드레인과 접속하고, 다른 단이 상기 제1의 P채널 MOSFET의 게이트와 접속하는 저항체와, 게이트에 상기 제어신호가 입력되고, 소스 및 백 게이트가 상기 제1의 입력노드에 접속되며, 드레인이 상기 저항체의 다른 단에 접속되는 N채널 MOSFET(tn0)을 포함하는 리세트회로.
제1의 전원 전위, 상기 제1의 전원 전위보다 높은 제2의 전원 전위 및, 제1의 전원 전위보다 낮고 음의 값인 제3의 전원 전위가 외부에서 공급되고, 제1 및 제2 신호레벨의 전위 사이에서 전환되는 제어신호에 의해, 상기 제3의 전원 전위를 출력하고 있는 상태를 상기 제1의 전원 전위를 출력하는 상태로 전환하는 리세트회로에 있어서, 상기 제1의 전원전위가 공급되는 제1의 입력노드(210)와, 상기 제어신호에 응해서 상기 제3의 전원 전위와 선택적으로 결합 또는 분리되는 내부노드(N3)와, 상기 외부신호(/RS)의 전위레벨에 응해서, 상기 제2의 전원전위 또는 상기 제3의 전원전위를 선택적으로 상기 내부노드와 결합하는 제어회로와, 상기 내부노드의 전위레벨을 게이트로 받고, 소스가 상기 제1의 입력노드에 접속되는 제1의 N채널 MOSFET(tn1)와, 상기 내부노드 및 상기 제1의 N채널 MOSFET(tn1)의 드레인 및 백 게이트와 선택적으로 결합되는 출력노드(206)를 구비하는 리세트회로.
제8항에 있어서, 상기 제어회로는, 게이트에 상기 제어신호(/RS)가 입력되고, 소스 및 백 게이트가 상기 출력노드에 접속되며, 드레인이 상기 제1의 N채널 MOSFET(tn1)의 게이트에 접속되는 제2의 N채널 MOSFET(tn2)와, 게이트가 상기 제1의 입력노드(210)에 접속되며, 드레인이 상기 제2의 N채널 MOSFET(tn2)의 드레인과 접속되는 P채널 MOSFET(tp0)와, 상기 제어신호(/RS)를 받아, 출력이 상기 P채널 MOSFET(tp0)의 소스 및 백 게이트에 접속되는 반전회로(209)를 포함하는 리세트회로.
제8항에 있어서, 상기 제3전원 전위를 공급하기 위한 공급부를 더 구비하고, 상기 공급부는, 서로 상보인 제1 및 제2의 클록신호를 생성하는 발진회로와, 상기 제1 및 제2의 클록신호를 받고, 상기 제3의 전원 전위를 생성하는 챠지펌프회로를 포함하며, 상기 발진회로는 상기 제어신호에 의해 동작상태와 정지상태로 전환되고, 상기 제어회로는 상기 발진회로가 상기 정지상태에서는 상기 제2의 전원 전위를 상기 내부노드와 결합하고, 상기 발진회로가 상기 동작상태에서는 상기 제3의 전원 전위를 상기 내부노드와 결합하는 리세트회로.
제8항에 있어서, 상기 리세트회로는 단일의 외부전원 전위가 공급되는 반도체 장치상에 장착되고, 상기 제1전원 전위는 접지 전위에 해당하는 세트회로.
제8항에 있어서, 상기 반도체 장치는 플래시 메모리인 리세트회로.
제8항에 있어서, 상기 제어회로는 게이트로 상기 제어신호(/RS)가 입력되고, 소스 및 백 게이트가 상기 출력노드(206)에 접속되며, 드레인이 상기 제1의 N채널 MOSFET(tn1)의 게이트에 접속되는 제2의 N채널 MOSFET(tn2)와, 상기 제2의 N채널 MOSFET(tn2)의 드레인에 한 단이 접속되는 저항체(R2)와, 게이트가 상기 제1의 입력노드(210)에 접속되며, 드레인이 상기 저항체(R2)의 다른 단과 접속되는 P채널 MOSFET(tp0)와, 상기 제어신호(/RS)를 받고, 출력이 상기 P채널 MOSFET(tp0)의 소스 및 백 게이트에 접속되는 반전회로(209)를 포함하는 리세트회로.
제8항에 있어서, 상기 제어회로는 내부제어신호 발생회로(223)를 구비하고, 상기 내부제어신호 발생회로(223)는, 상기 제어신호(/RS)를 반전하는 반전회로와, 상기 반전회로의 출력과 결합하는 제1의 출력노드(216)와, 상기 리세트회로의 출력노드(206)의 전위가 일정치 이하에서는 상기 외부신호(/RS)의 반전신호를, 일정치 이상에서는 상기 외부신호(/RS)에 관계없이 상기 제1의 전원 전위를 출력하는 제2의 출력노드(218)를 포함하고, 게이트가 상기 내부제어신호 발생회로(223)의 상기 제2의 출력노드(218)에 접속되고, 소스 및 백 게이트가 상기 리세트회로의 출력노드(206)에 접속되며, 드레인이 상기 제1 N채널 MOSFET(tn1)의 게이트에 접속되는 제2의 N채널 MOSFET(tn2)와, 상기 제2 N채널 MOSFET(tn2)의 드레인에 한 단이 접속되는 저항체(R2)와, 게이트가 상기 리세트회로의 제1의 입력노드(210)에 접속되고, 드레인이 상기 저항체(R2)의 다른 단과 접속되며, 소스 및 백 게이트가 상기 내부제어신호 발생회로의 제1출력노드(216)에 접속되는 P채널 MOSFET(tp0)를 더 구비하는 리세트회로.
제8항에 있어서, 상기 제어회로는, 게이트에 상기 제어신호를 받고, 소스 및 백 게이트가 상기 출력노드에 접속되는 제2의 N채널 MOSFET(tn2)와, 한 단이 상기 제2의 N채널 MOSFET의 드레인과 접속하고, 다른 단이 상기 제1의 N채널 MOSFET의 게이트와 접속되는 저항체와, 게이트가 상기 제1의 입력노드와 접속하며, 드레인이 상기 저항체의 다른 단에 접속되는 P채널 MOSFET(tp0)와, 상기 제어신호를 받아, 출력이 상기 P채널 MOSFET의 소스 및 백 게이트에 접속되는 반전회로를 포함하는 리세트회로.
제8항에 있어서, 상기 제어회로는 내부제어신호 발생회로를 구비하고, 상기 내부제어신호 발생회로는, 상기 제어신호(/RS)를 반전하는 반전회로와, 상기 반전회로의 출력과 결합하는 제1의 출력노드와, 상기 리세트회로의 출력노드의 전위가 일정치 이상에서는 상기 제어신호를, 상기 리세트회로의 출력노드의 전위가 일정치 미만에서는 상기 제어신호에 관계없이 상기 제1의 전원 전위를 출력하는 제2의 출력노드를 포함하고, 게이트가 상기 내부제어신호 발생회로의 상기 제2의 출력노드에 접속하며, 소스 및 백 게이트가 상기 리세트회로의 출력노드에 접속되는 제2의 N채널 MOSFET와, 상기 제2의 N채널 MOSFET의 드레인에 한 단이 접속되는 저항체와, 게이트가 상기 리세트회로의 제1의 입력노드에 접속되고, 드레인이 상기 저항체의 다른 단 및 상기 제1의 N채널 MOSFET의 게이트와 접속되며, 소스 및 백 게이트가 상기 내부제어신호 발생회로의 제1의 출력노드에 접속되는 P채널 MOSFET를 더 구비하는 리세트회로.
제2항에 있어서, 상기 N채널 MOSFET의 드레인은, 저항체를 통해서 상기 제1의 P채널 MOSFET의 게이트와 접속되어 있는 리세트회로.
제2항에 있어서, 상기 제2의 P채널 MOSFET의 드레인은 저항체를 통해서 상기 제1의 P채널 MOSFET의 게이트와 접속되어 있는 리세트회로.
제8항에 있어서, 상기 제어회로는, 상기 출력노드와 상기 내부노드와의 사이에 결합되고, 상기 제어신호가 제1의 레벨인것에 응답해서 상기 내부노드에 상기 제3의 전원 전위를 공급하는 제2의 N채널 MOSFET와, 드레인이 상기 내부노드에 접속되고, 상기 제어신호가 제2의 레벨인것에 응해서 상기 내부노드에 상기 제2의 전원전위를 공급하는 P채널 MOSFET를 포함하는 리세트회로.
제19항에 있어서, 상기 제2의 N채널 MOSFET는 상기 제어신호를 받는 게이트를 가지고, 상기 P채널 MOSFET는 상기 제1의 입력노드와 결합하는 게이트를 가지며, 상기 제어회로는, 상기 제어신호를 받아서, 출력이 상기 P채널 MOSFET의 소스 및 백 게이트와 결합하는 인버터를 포함하는 리세트회로.
제20항에 있어서, 상기 P채널 MOSFET의 드레인은 저항을 통해서 상기 내부노드와 접속되는 리세트회로.
제20항에 있어서, 상기 제2의 N채널 MOSFET의 드레인은 저항을 통해서 상기 내부노드와 접속되는 리세트회로.
제19항에 있어서, 상기 제어회로는, 상기 출력노드의 전위가 소정의 값 이하일 때는 상기 제어신호에 관계없이 상기 제2의 N채널 MOSFET를 차단상태로 하는 내부제어신호 생성회로를 포함하는 리세트회로.
제23항에 있어서, 상기 P채널 MOSFET의 드레인은 저항을 통해서 상기 내부노드와 접속되는 리세트회로.
제23항에 있어서, 상기 제2의 N채널 MOSFET의 드레인은, 저항을 통해서 상기 내부노드와 접속되는 리세트회로.