KR960001335B1 - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

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도모요시 마메다니
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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체기억장치 및 그 제조방법
제1도는 본 발명의 실시예에 의한 DRAM의 배선패턴을 표시한 단면도.
제2도는 제1도에 표시한 DRAM의 단면구조도.
제3a도 내지 제3d도는 제1도에 표시한 DRAM의 배선패턴의 형성프로세스를 설명하기 위한 단면도.
제4도는 종래의 일반적인 DRAM의 구성을 표시한 블럭도.
제5도는 제4도의 표시한 DRAM의 각 구성부부의 배치도.
제6도는 제5도에 표시한 DRAM의 X-X 단면에서의 배선패턴을 표시한 평면도.
제7도는 제6도에 표시한 DRAM의 단면구조도.
제8a도 내지 제8d도는 제6도에 표시한 DRAM의 배선패턴의 형성프로세스를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 6a,6b : 게이트전극
6c : 배선층 6d : 더미패턴
8 : 스토레이지노드 9 : 유전막
10 : 셀플레이트 12 : 비트선
14 : 알미늄배선 20, 21 : 트랜스퍼게이트 트랜지스터
30 : 커패시터(각 도면중 동일부호는 동일 또는 상당부분을 표시한다)
이 발명은 반도체기억장치 및 그 제조방법에 관하고 특히 트랜지스터와 커패시터와로 이루어지는 복수의 메모리셀이 형성되는 적어도 1개의 메모리셀 어레이영역과 복수의 주변회로용 트랜지스터가 형성되는 주변 회로영역과를 가지는 반도체기판상에 형성되는 반도체기억장치 및 그 제조방법에 관한다.
근년 반도체기억장치는 컴퓨터 등의 정보기기의 눈부신보급에 의하여 그 수요가 급속하게 확대하고 있다.
다시금 기능적으로는 대규모의 기억용량을 가지고 있고 또한 고속동작이 가능한 것이 요구되고 있다.
이것에 수반하여 반도체기억장치의 고집적화 및 고속응답성 혹은 고신뢰성에 관한 기술개발이 진행되고 있다.
반도체기억장치중 기억정보의 랜덤의 입출력이 가능한 것으로서 DRAM(Dynamic Random Access Memory)이 알려져 있다.
일반적으로 DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리셀에레이부와 외부와의 입출력에 필요한 주변회로부와로 구성되어 있다.
제4도는 일반적인 DRAM의 구성을 도시하는 블럭도이다.
제4도는 참조하여 DRAM(50)은 기억정보의 데이터신호를 축적하기 위한 메모리셀 어레이(51)와 단위기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스신호를 외부로부터 받기 위한 로우앤드 컬럼어드레스버퍼(52)와 그 어드레스신호를 해독하는 것에 의하여 메모리셀을 지정하기 위한 로우디코더(53) 및 컬럼디코더(54)와 지정된 메모리셀에 축적된 신호를 증폭하여 판독하기 위한 센스리플래쉬앰프(55)와 데이타입출력을 위한 데이타인버퍼(56) 및 데이타아웃버퍼(57)와 클럭신호를 발생하기 위한 클럭제네레이터(58)와를 포함한다.
반도체칩상에서 큰 면적을 점유하는 메모리셀 어레이(51)는 단위기억정보를 축적하기 위한 메모리셀이 매트릭스상으로 복수개 배치되어 형성되고 있다.
즉 통상 메모리셀은 1개의 MOS 트랜지스터와 이것에 접속된 1개의 커패시터로 구성되는 소위 1트랜지스터 1커패시터형의 메모리셀이 알려져 있다.
이와같이 구성을 가지는 메모리셀은 구조가 간단하기 때문에 메모리셀 어레이의 집적도를 향상시키는 것이 용이하고 대용량의 DRAM에 널리 사용되고 있다.
또 DRAM의 메모리셀은 커패시터의 구조에 의하여 얼마간의 타잎으로 나눌수가 있다.
이중에서 스태크드 타잎커패시터는 커패시터의 주요부를 게이트전극이나 필드분리막의 상부에까지 연재(延在)시키는 것에 의하여 커패시터의 전극간의 대향면적을 증대시켜 커패시터 용량을 증가시킬 수가 있다.
스태크드 타잎커패시터는 이와같은 특징점을 가지므로 반도체장치의 집적화에 수반하여 소자가 미세화된 경우에도 커패시터용량을 확보할 수가 있다.
이 결과 반도체장치의 집적화에 수반하여 스태크드 타잎의 커패시터가 많이 사용되도록 되있다.
또 반도체장치의 집적화는 다시금 진행되어 있고 이것에 대응하여 스태크드 타잎커패시터의 개발도 진행되고 있다.
제5도는 제4도에 표시한 DRAM의 각 구성부분의 배치도이다.
제5도를 참조하여 메모리셀 어레이(51)의 가로방향으로는 컬럼디코더(54) 및 센스리플래쉬앰프(55)가 인접하여 배치되어 있다. 메모리셀 어레이(51)의 세로방향에는 로우디코더(53)가 인접하여 배치되고 있다.
이와같이 가로방향 및 세로방향으로 각각 로우디코더(53) 및 컬럼디코더(54), 센스리플래쉬램프(55)가 배치된 메모리셀 어레이(51)가 복수개가 배치되어 있다.
메모리셀 어레이(51)에는 기억용량에 대응한 복수의 메모리셀(도시하지 않음)이 배치되어 있다.
DRAM(50)의 중앙부에는 로우앤드 컬럼어드레스버퍼(52)가 세로방향으로 연장되어 배치되어 있다.
어드레스입력(A0∼A9)에 대응하는 입력부가 복수의 메모리셀 어레이(51)를 감싸도록 배치되어 있다.
또 데이타아웃버퍼(57)나 Vss등의 외부와 접속되는 부분은 DRAM(50)의 양측끝단에 세로방향으로 배치되어 있다.
제6도는 제5도에 표시한 DRAM의 X-X 단면에서의 배선패턴을 표시한 평면도이고 제7도는 제6도에 표시한 DRAM의 단면구조도이다.
우선 제6도를 참조하여 종래의 DRAM에서는 주변회로부(Vcc전원부, 컬럼디코더)와 메모리셀부와에서는 형성되는 배선패턴밀도가 틀린다.
즉 메모리셀부에는 배선패턴이 빽빽하게 형성되고 있는 것에 대하여 주변회로부에서는 배선패턴이 드물게 형성되어 있다.
이것은 메모리셀부에서는 기억용량의 증대화의 요구에 수반하여 기억부인 메모리셀의 집적부와가 다시금 진행하는데 대하여 주변회로부에스는 메모리셀부에 비하여 그것만큼 집적화할 필요가 없기 때문이다.
제6도 및 제7도를 참조하여 메모리셀부에는 1개의 메모리셀을 구성하는 트랜스퍼게이트 트랜지스터(20)의 게이트전극(6a)이 소정의 간격을 띠어서 복수개 배열되어 있다.
주변회로부중 컬럼디코더가 형성되는 영역에는 트랜스퍼게이트 트랜지스터 (21)의 게이트전극(106b)이 메모리셀부의 게이트전극(6a)보다 넓은 간격으로 배열되어 있다.
또 주변회로부중 Vcc전원부에는 배선층(106c)이 메모리셀부의 게이트전극(6a)보다 넓은 간격으로 배열되어 있다.
다음에 제7도를 참조하여 종래의 DRAM의 구성에 관하여 설명한다.
우선 DRAM은 메모리셀부와 주변회로부와를 구비하고 있다.
메모리셀부는 1개의 트랜스퍼게이트 트랜지스터(20) 및 1개의 캐패시터(30)로 이루어지는 메모리셀과 메모리셀의 커패시터(30)에 축적되는 전하를 전달하기 위한 비트선(12)과를 포함하고 있다.
메모리셀을 구성하는 트랜스퍼게이트 트랜지스터(20)는 반도체기판(1)의 위의 산화막(5)상에 형성되는 상술한 게이트전극(6a)과 게이트전극(6a)의 양측방의 반도체기판(1)상에 형성된 불순물영역(3,4)을 구비하고 있다.
커패시터(30)는 트랜스퍼게이트 트랜지스터(20)의 한쪽의 불순물영역(3)에 전기적으로 접속된 스토레이지노드(8)와 스토레이지노드(8)상에 유전막(9)을 사이에 두고 형성된 셀플레이트(10)와를 구비하고 있다.
비트선(12)은 트랜스퍽이트 트랜지스터(20)의 다른쪽의 불순물영역(4)에 전기적으로 접속되어 있다.
반도체기판(1)상에는 다시금 인접하는 소자간을 분리하기 위한 필드절연막(2)이 형성되어 있다.
필드절연막(2)상에도 산화막(5)을 사이에 두고 게이트전극(6a)이 소정의 간격을 띠어서 형성되어 있다.
커패시터(30)의 셈플레이트(10)와 비트선(12)과의 사이에는 층간절연막(11)이 형성되어 있다.
스토레이지노드(8)와 게이트전극(6a)과의 사이에는 층간절연막(7)이 형성되어 있다.
비트선(12)상에는 층간절연막(13)이 형성되어 있다.
층간절연막(13)상에는 게이트전극(6a)에 대응하여 알미늄배선층(14)이 소정의 간격을 띠어서 형성되어 있다.
주변회로부중 컬럼디코더는 2개의 트랜스퍼게이트 트랜지스터(21)를 포함하고 있다.
트랜스퍼게이트 트랜지스터(21)는 반도체기판(1)상의 산화막(5)상에 형성된 게이트전극(106b)과 게이트전극(106b)의 양측방의 반도체기판(1)상에 각각 형성된 불순물영역(3,4)으로 구성되어 있다.
트랜스퍼게이트 트랜지스터(21)상에는 층간절연막(11)이 형성되어 있고 층간절연막(11)상에는 게이트전극(106b)에 대응하는 알미늄배선(14)이 형성되어 있다.
주변회로부중 Vcc전원부는 Vcc전원에 접속되는 배선층(106c)을 구비하고 있다.
배선층(106c)은 반도체기판(1)상의 산화막(5)상에 인접하는 배선층(106c)과 소정의 간격을 띠어서 형성되어 있다.
배선층(106c)상에는 층간절연막(11)이 형성되어 있고 층간절연막(11)상에는 배선층(106c)에 대응하여 알미늄배선(14)이 형성되어 있다.
이와같은 구성을 가지는 종래의 DRAM의 기록동작으로서는 우선 주변회로부의 컬럼디코더 등에 의하여 메모리셀이 지정된다.
그리고 그 지정된 메모리셀에 비트선(12)을 사이에 두고 신호 전하가 전달된다.
비트선(12)에 의하여 전달되는 신호전하는 게이트전극(6a)에 소정의 전하를 인가하는 것에 의하여 커패시터(30)의 스토레이지노드(8)에 전달된다.
스토레이지노(8)에 전달된 신호전하가 커패시터(30)에 축적된다.
한편 판독동작으로서는 게이트전극(6a)에 소정의 전압을 인가하는 것에 의하여 비트선(12)에 신호전하가 전달된다.
비트선(12)에 전달된 신호전하는 컬럼디코더(제4도 참조) 등을 사이에 두고 외부에 판독된다.
이와같이 구성 및 동작을 가지는 종래의 DRAM에서는 상기와 같이 메모리셀부에 형성된 배선패턴의 밀도는 주변회로부에 형성되는 배선패턴의 밀도보다 높게 되어 있다.
제8a도 내지 제8d도는 제6도에 표시한 DRAM의 배선패턴의 형성프로세스를 설명하기 위한 단면도이다.
제8a도 내지 제8d도를 참조하여 배선패턴의 형성프로세스에 관하여 설명한다.
우선 제8a도를 참조하여 반도체기판(1)상에 필드절연막(2)을 형성한다.
반도체기판(1)상 및 필드절연막(2)상에 산화막(5)을 형성한다.
산화막(5)상에 폴리실리콘충(6)을 형성하고 폴리실리콘층(6)상에 레지스트(140)를 도포한다.
미리 배선패턴에 대응하여 형성된 포토마스크(141)를 사용하여 노광을 행한다.
그후 현상처리를 행하는 것에 의하여 배선패턴이 형성되지 않는 영역의 레지스트(14)가 제거된다.
제8b도를 참조하여 남겨진 레지스트(140)를 마스크로 하여 에칭을 행한다.
이것에 의하여 제8c도에 표시하는 바와같이 배선패턴이 형성된다.
제8d도에 표시하는 바와같이 레지스트(140)를 제거하는 것에 의하여 소정의 배선패턴을 얻을 수가 있다.
이와같은 공정을 거친 후 통상의 공정을 거쳐서 제7도에 표시한 바와같은 DRAM이 완성된다.
상술한 바와같이 종래의 DRAM에서는 메모리셀부에 형성되는 배선패턴의 밀도가 주변회로부에 형성되는 배선패턴의 밀도보다 높게 되어 있다.
즉 제6도에 표시한 바와같이 메모리셀부에 형성되는 게이트전극(6a)간의 간격은 주변호로부에 형성되는 게이트전극(106b)간의 간격보다 좁게 되어 있다.
이와같이 게이트전극간의 간격이 틀릴 경우에는 제조프로세스상 아래와 같은 문제점이 생긴다.
즉 배선간격이 넓은 주변호로부에서는 레지스트(140)를 노광하여 현상할 즈음에는 메모리셀부에 비하여 그 현상량이 많게 된다.
현상량이 많을 경우에는 적을 경우에 비하여 최종적으로 형성되는 레지스트 너비가 넓게 되고 만다는 좋지 않은 상태가 있다.
이것은 레지스트의 단위면적당의 현상량이 많으면 현상밀도가 작게 되는 등의 이유에 의한 것이다.
이것과 마찬가지의 이유로 배선간격이 넓은 주변회로부에서는 배선패턴형성시의 에칭량도 많게 되는 것에 의하여 최종적으로 얻어지는 배선패턴의 너비가 굵게 된다는 문제점이 있었다.
이것들의 현상은 로링효과라고 불려지고 있다.
이것들은 예를들면 SOLID-STATE SCIENCE AND TECHNOLOGY August 1977-THE Ldoading Effect in plasma Etching에 개시되어 있다.
즉 종래의 DRAM에서는 주변회로부의 배선패턴을 형성할 즈음에 메모리셀부에 비하여 단위면적당의 레지스트의 현상량 및 폴리실리콘층의 에칭량이 많게 되므로 최종적으로 얻어지는 배선패턴은 미리설계된 칫수보다도 굵게 되고 만다는 문제점도 있었다.
이와같이 설계대로의 칫수가 얻어지지 않으면 그 배선패턴이 예를들면 제7도에 표시한 주변회로부의 트랜스퍼게이트 트랜지스터(21)를 구성하는 게이트전극(106b)일 경우에는 트랜지스터 특성을 악화시키고 만다는 문제점이 있었다.
주변회로부의 트랜스퍼게이트 트랜지스터(21)의 트랜지스터 특성이 악화되면 이것은 더 나아가서는 메모리 특성의 악화에 연결하게 된다.
즉 상술한 바와같이 DRAM의 판독, 기록동작은 주변회로의 트랜스퍼게이트 트랜지스터(21)를 사용하여 행하여진다.
따라서 이 트랜스퍼게이트 트랜지스터(21)의 특성이 악화되면 DRAM의 판독, 기록동작이 양호하게 행하여지지 않는다.
이 결과 DRAM의 메모리 특성이 악화되고 만다는 좋지 않은 상태가 생긴다.
이 발명은 상기와 같은 과제를 해결하기 위하여 이루어진 것이며 메모리셀 어레이영역과 주변회로영역과에 형성되는 게이트전극층의 배선밀도가 상이할 경우에도 주변회로용 트랜지스터의 트랜지스터 특성을 악화시키는 일없이 양호한 메모리 특성을 얻는 것이 가능한 반도체기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
이 발명에 있어서의 반도체기억장치는 메모리셀 어레이영역에 형성된 1조의 게이트전극층과 주변회로영역에 형성된 게이트전극층 및 더미배선층과를 포함한다.
메모리셀 어레이영역에 형성된 1조의 게이트전극층은 소정의 간격을 띠어서 평행으로 배치되고 각각이 트랜지스터를 구성한다. 주변회로영역에 형성되는 게이트전극층 및 더미배선층은 각각이 소정의 간격을 띠어서 평행으로 배치되고 그 게이트전극층은 주변회로용 트랜지스터를 구성한다.
그리고 메모리셀 어레이영역에 형성되는 1조의 게이트전극층의 간격과 주변회로영역에 형성되는 게이트전극층 및 더미(dummy)배선층의 간격과를 거의 똑같게 되도록 형성하고 있다.
이 발명에 있어서의 반도체기억장치의 제조방법은 반도체기판상에 도전층 및 그 도전충상에 레지스트를 형성한다.
그리고 트랜지스터 및 주변회로용 트랜지스터를 구성하는 게이트전극층으로 이루어지는 도전층상의 레지스트가 남고 주변회로영역에 게이트전극층과 소정의 간격을 띠어서 형성되는 더미배선층으로 이루어지는 도전층상의 레지스트가 남을 수 있도록 다른 영역의 레지스트를 제거한다.
그리고 남겨진 레지스트를 마스크로 하여 도전층을 에칭하여 패터닝한다.
그리고 남겨진 레지스트를 제거한다.
이 발명에 관한 반도체기억장치에서는 메모리셀 어레이영역에 형성되는 1조의 게이트전극층의 간격과 주변회로영역에 형성되는 게이트전극층 및 더미배선층과의 간격이 거의 똑같게 되도록 형성되므로 메모리셀 어레이영역과 주변회로영역과의 게이트전극층을 형성할 때에 메모리셀 어레이영역과 주변회로영역과에 있어서의 단위면적당의 레지스트의 현상량 및 에칭량이 균일화된다.
이 결과 메모리셀 어레이영역과 주변회로영역과에 형성되는 게이트전극층의 칫수정밀도가 균일화되는 것과 아울러 주변회로영역에서의 게이트전극층의 칫수정밀도가 종래에 비하여 향상된다.
이 발명에 관한 반도체장치의 개조방법에서는 트랜지스터 및 주변회로용 트랜지스터를 구성하는 게이트전극층으로 되는 도전층상의 레지스트가 남고 주변회로영역에 게이트전극층과 소정의 간격을 띠어서 형성되는 더미배선층으로 되는 도전층상의 레지스트가 남도록 다른 영역의 레지스트가 제거되므로 메모리셀 어레이영역과 주변회로영역과의 게이트전극층을 형성할 때에 메모리셀 어레이영역과 주변회로영역과에 있어서의 레지스트의 현상량 및 에칭량이 균일화된다.
이 결과 메모리셀 어레이영역과 주변회로영역과의 게이트전극층이 동일 조건하에서 형성되는 것과 같이 아울러 주변회로영역의 게이트전극층이 종래의 비하여 높은 칫수정밀도로 형성된다.
[발명의 실시예]
아래 본 발명의 실시예를 도면에 의거하여 설명한다.
제1도는 본 발명의 한 실시예에 의한 DRAM의 배선패턴을 표시한 평면도이고 제2도는 제1도에 표시한 DRAM의 단면구조도이다.
제1도 및 제2도를 참조하여 본 실시예의 DRAM은 종래와 마찬가지로 메모리셀부와 주변회로부와 포함하고 있다.
메모리셀부는 제7도에 표시한 종래의 메모리셀부와 마찬가지의 것이므로 설명을 생략한다.
주변회로부중 컬러디코더는 반도체기판(1)상에 소정의 간격을 띠어서 형성된 트랜스퍼게이트 트랜지스터(21)를 포함하고 있다.
트랜스퍼게이트 트랜지스터(21)는 반도체기판(1)상의 산화막(5)상에 형성된 게이트전극(6b)의 양측방의 반도체기판(1)상에 형성된 불순불영역(3,4)과를 구비하고 있다.
또 컬러디코더는 2개의 게이트전극(6b)간에 그 각각의 게이트전극(6b)과 소정의 간격을 띠어서 형성된 더미패턴(6b)과 트랜스퍼게이트 트랜지스터(21) 및 더미패턴(6b)상에 형성된 층간절연막(11)과 층간절연막(11)상에 형성되고 게이트전극(6b)에 대응하는 알미늄배선(14)과를 다시금 포함하고 있다.
주변회로부중 Vcc전원부는 Vcc전원과 접속되는 배선층(6c)를 포함하고 있다.
배선층(6c)은 반도체기판(1)상의 산화막(5)상에 형성되어 있고 소정의 간격을 띠어서 배치되어 있다.
Vcc전원부는 배선층(6c)간에 그 각각의 배선층(6c)과 소정의 간격을 띠어서 형성된 2개의 더미패턴(6d)과 배선층(6c)과 더미패턴(6d)상에 형성된 층간절연막(11)과 층간절연막(11)상에 형성된 배선층(6c)에 대응하는 알미늄배선(14)과를 다시금 포함하고 있다.
여기서 컬럼디코더의 게이트전극(6b)과 더미패턴(6d)과의 간격 (S2)은 메모리셀부의 게이트전극(6a)간의 간격(S1)과 거의 동일하게 되도록 형성되어 있다.
또 Vcc전원부의 배선층(6c)과 더미패턴(6d)과의 간격(S3)도 메모리셀부의 게이트전극(6a)간의 간격(S1)과 거의 동일하게 되도록 형성되어 있다.
이와같이 본 실시예에서는 주변회로부의 배선패턴간격의 넓은 부분에 더미패턴(6d)을 형성하는 것에 의하여 주변회로부에서의 배선패턴의 밀도(간격)를 메모리셀부의 배선밀도(간격)와 거의 동일하게 되어 있다.
이 결과 종래 문제였던 사진제판시나 에칭시의 로딩효과에 의하여 설계칫수가 같은 개소에서도 틀린칫수로 마감한다는 문제점이 해결된다.
또 주변회로부에서의 칫수정밀도가 향상되므로 설계칫수값에 가까운 칫수를 가지는 게이트전극(6b)을 얻을 수가 있고 종래와 같이 트랜지스터 특성을 악화시키는 일도 없다.
이 결과 종래에 비하여 양호한 메모리 특성을 얻을 수가 있다.
또 메모리셀부와 주변회로부와에서 칫수정밀도가 균일하게 되므로 DRAM 전체로서 칫수제어성이 향상된다.
제3a도 내지 제3d도는 제1도에 표시한 DRAM의 배선패턴의 형성프로세스를 설명하기 위한 단면도이다.
제3a도 내지 제3d도를 참조하여 배선패턴의 형성프로세스에 관하여 설명한다.
우선 제3a도를 참조하여 반도체기판(1)상에 소자분리를 위한 필드절연막(2)을 형성한다.
필드절연막(2) 및 반도체기판(1)상에 산화막(5)을 형성하고 산화막(5)상에 폴리실리콘(6)을 형성한다.
폴리실리콘(6)상에 레지스트(40)를 도포한다.
미리 더미패턴을 형성하도록 설계된 포토마스크(41)를 사용하여 레지스트(40)를 노광한다.
그리고 제3b도에 표시하는 바와같이 레지스트의 현상처리를 행하고 레지스트(40)를 패터닝한다.
즉 메모리셀부의 레지스트(40)간의 간격(S1)과 주변회로분의 레지스트(40)간의 간견 (S2,S3)과가 거의 똑같게 되도록 레지스트(40)를 패터닝한다.
레지스트(40)를 마스크로 하여 에칭을 행한다.
이것에 의하여 제3c도에 표시하는 것과 같이 배선패턴형상이 얻어진다.
그후 제3d도에 표시하는 바와같이 레지스트(40)를 제거하여 소정의 패턴을 얻을 수가 있다.
이와같이 본 실시예의 배선패턴의 형성프로세스에서는 종래와 마찬가지의 형성프로세스에서 공정수를 증가시키는 일없이 더미패턴(6d)을 형성할 수가 있다.
따라서 더미패턴(6d)을 새롭게 추가하는 것에 의하여 제조공정이 복잡화되는 일이 없다.
또 이와같이 더미패턴(6d)을 형성하는 것에 의하여 게이트전극(6b) 및 배선층(6c)의 칫수정밀도가 종래에 비하여 향상된다.
이 결과 메모리셀부 및 주변회로분의 쌍방에서 설계칫수값대로 배선패턴을 얻을 수가 있고 정밀도가 높은 품질의 안정된 DRAM을 얻을 수가 있다.
이 발명에 관한 반도체기억장치에 의하면 메모리셀 어레이영역에 형성되는 1조의 게이트전극층의 간격과 주변회로영역에 형성되는 게이트전극층 및 더미배선층의 간격과를 거의 똑같게 되도록 형성하는 것에 의하여 메모리셀 어레이영역과 주변회로영역과의 게이트전극층을 형성할 때에 메모리셀 어레이영역과 주변회로 영역과에 있어서 단위면적당의 레지스트의 현상량 및 에칭량이 균일화된다.
그 결과 메모리셀 어레이영역과 주변회로영역과에 형성되는 게이트전극층의 칫수정밀도가 균일화되는 것과 아울러 주변회로영역에서의 게이트전극층의 칫구정밀도가 종래에 비하여 향상되므로 메모리셀 어레이영역과 주변회로영역과에 형성되는 게이트전극층의 배선밀도가 상이할 겅우에도 주변회로용 트랜지스터의 트랜지스터 특성을 악화시키는 일없이 양호한 메모리 특성을 얻을 수가 있다.
이 발명에 관한 반도체기억장치의 제조방법에 의하면 트랜지스터 및 주변회로용 트랜지스터를 구성하는 게이트전극층으로 되는 도전층상의 레지스트가 남고 주변회로영역에 게이트전극층과 소정의 간격을 띠어서 형성되는 더미배선층으로 되는 도전층상의 레지스트가 남도록 다른 영역의 레지스트를 제거하는 것에 의하여 메모리셀 어레이영역과 주변회로영역과의 게이트전극층을 형성할 때에 메모리셀 어레이영역과 주변회로 영역과에 있어서의 레지스트의 현상량 및 에칭량이 균일화된다.
이 결과 메모리셀 어레이영역과 주변회로영역과의 게이트전극층이 동일조건하에서 형성되는 것과 아울러 주변회로영역의 게이트전극층이 종래에 비하여 높은 칫수정밀도로 형성된다.
따라서 메모리셀 어레이영역과 주변회로영역과에 형성되는 게이트전극층의 밀도가 상이할 경우에도 주변 회로용 트랜지스터의 트랜지스터 특성을 악화시키는 일없이 양호한 메모리 특성을 얻을 수가 있다.
또 종래와 비하여 제조공정을 복잡화시키는 일없이 칫수정밀도가 높은 반도체기억장치를 형성할 수가 있다.

Claims (2)

  1. 트랜지스터와 커패시터로 이루어지는 복수의 메모리셀이 형성되는 적어도 1개의 메모리셀 어레이영역과 복수의 주변회로용 트랜지스터가 형성되는 주변회로영역과를 가지는 반도체기판상에 형성되는 반도체기억장치이고 상기 메모리셀 어레이영역에 소정의 간격을 띠어서 평행으로 배치되고 각각이 상기 트랜지스터를 구성하는 1조의 게이트전극층과 각각이 상기 주변회로영역에 소정의 간격을 띠어서 평행으로 배치되고 상기 주변회로용 트랜지스터를 구성하는 게이트전극층 및 더미배선층과를 포함하고 상기 메모리셀 어레이영역에 형성되는 1조의 게이트전극층의 간격과 상기 주변회로영역에 형성되는 게이트전극층 및 더미배선층의 간격과를 거의 똑같게 되도록 형성한 것을 특징으로 하는 반도체기억장치.
  2. 트랜지스터와 커패시터로 이루어지는 복수의 메모리셀이 형성되는 적어도 1개의 메모리셀 어레이영역과 복수의 주변회로용 트랜지스터가 형성되는 주변회로영역과를 가지는 반도체기판상에 형성되는 반도체기억장치의 제조방법이고 상기 반도체기판상에 도전층 및 해당 도전층상에 레지스트를 형성하는 스텝과 상기 트랜지스터 및 상기 주변회로용 트랜지스터를 구성하는 게이트전극층으로 되는 도전층상의 레지스트가 남고 상기 주변회로영역에 상기 게이트전극층과 소정의 간격을 띠어서 형성하는 더미배선층으로 되는 도전층상의 레지스트가 남도록 다른 영역의 레지스트를 제거하는 스텝과 상기 남겨진 레지스트를 마스크로 하여 상기 도전층을 에칭하여 패터닝하는 스텝과 상기 남겨진 레지스트를 제거하는 스텝과를 포함하는 반도체기억장치의 제조방법.
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