JPH0265254A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0265254A JPH0265254A JP63216821A JP21682188A JPH0265254A JP H0265254 A JPH0265254 A JP H0265254A JP 63216821 A JP63216821 A JP 63216821A JP 21682188 A JP21682188 A JP 21682188A JP H0265254 A JPH0265254 A JP H0265254A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/765—Making of isolation regions between components by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の［］的］
（産業上の利用分野）
本発明は半導体装置に係り、特にＭＯＳ型（絶縁ゲート
型）集積回路の素子分離に関する。
型）集積回路の素子分離に関する。
（従来の技術）
ＭＯＳ型ＬＳＩの素子分離技術の代表的なものである選
択酸化法による素丁分離領域形成工程を第３図に示して
いる。即ち、先ず、第３図（ａ）に示すように、半導体
基板２１上に耐酸化性膜（例えばシリコン窒化膜２２）
を■１積し、このシリコン窒化膜２２を素子分離領域形
成予定部たけ選択的にエツチング除去する。この際、索
ｒ分離領域形成−ｒ定部の半導体基板内に基板と同導電
型の不純物２３をイオン注入することもある。
択酸化法による素丁分離領域形成工程を第３図に示して
いる。即ち、先ず、第３図（ａ）に示すように、半導体
基板２１上に耐酸化性膜（例えばシリコン窒化膜２２）
を■１積し、このシリコン窒化膜２２を素子分離領域形
成予定部たけ選択的にエツチング除去する。この際、索
ｒ分離領域形成−ｒ定部の半導体基板内に基板と同導電
型の不純物２３をイオン注入することもある。
次に、基板全面を酸化すると、第３図（ｂ）に示すよう
に、厚い素子分離酸化膜（フィールド酸化膜）２４が形
成される。次に、シリコン窒化膜２２をエツチング除去
することによって、第３図（ｃ）に示すように素子分離
が完成する。なお、この後、素子領域にＭＯ８Ｉ−ラン
ジスタを形成する場合には、薄いゲート酸化膜を形成し
、ゲート電極を形成し、このゲート電極をマスクとして
半導体基板とは逆導電型の不純物イオンを注入してソー
ス・ドレイン用の不純物拡散層を形成する。
に、厚い素子分離酸化膜（フィールド酸化膜）２４が形
成される。次に、シリコン窒化膜２２をエツチング除去
することによって、第３図（ｃ）に示すように素子分離
が完成する。なお、この後、素子領域にＭＯ８Ｉ−ラン
ジスタを形成する場合には、薄いゲート酸化膜を形成し
、ゲート電極を形成し、このゲート電極をマスクとして
半導体基板とは逆導電型の不純物イオンを注入してソー
ス・ドレイン用の不純物拡散層を形成する。
しかし、上記したような選択酸化法により形成された厚
いフィールド酸化膜２４にはバーズビークが発生してい
るので、素子を微細化して高集積化することが困難にな
る。
いフィールド酸化膜２４にはバーズビークが発生してい
るので、素子を微細化して高集積化することが困難にな
る。
また、上記したように厚いフィールド酸化膜２４により
分離された素子領域に形成されたＭＯＳトランジスタに
は、次に述べるような問題点がある。
分離された素子領域に形成されたＭＯＳトランジスタに
は、次に述べるような問題点がある。
ＭＯＳトランジスタにガンマ線等の放射線が照射される
と、酸化膜中に固定正電６：Ｉが蓄積して表面準位が生
成されるので、閾値電圧が負方向ヘシフトし、チャネル
移動度が劣化することがし知られている（Ｒ，Ｐｒｃｅ
ＩＩｌａｎ ｅｔ ａｌ、、Ｉｆシ１シ１シ゛ｒｒｌｌ
ｌｌｓ、Ｎｕｅｌ。
と、酸化膜中に固定正電６：Ｉが蓄積して表面準位が生
成されるので、閾値電圧が負方向ヘシフトし、チャネル
移動度が劣化することがし知られている（Ｒ，Ｐｒｃｅ
ＩＩｌａｎ ｅｔ ａｌ、、Ｉｆシ１シ１シ゛ｒｒｌｌ
ｌｌｓ、Ｎｕｅｌ。
Ｓｃｉ、、Ｎ５−２５．Ｎｏ、６．ｐ１２１６，１９７
８） 、具体的には、放射線によりＮチャネルＭＯＳト
ランジスタの閾値電圧は浅くなり、ＰチャネルＭＯ８）
ランジスタの閾値電圧は深くなるので、プロセス温度の
低温化（Ｇ、Ｗ、Ｈｕｇｈｅｓ ｅｉ ａｌ、、５ｏｌ
ｉｄ ５ｔａｔｅ ＴｅｃｈｎｏｌｏｇｙＰ、７０．１
９７９）等による素子パラメータ変動の抑制が進められ
ている。
８） 、具体的には、放射線によりＮチャネルＭＯＳト
ランジスタの閾値電圧は浅くなり、ＰチャネルＭＯ８）
ランジスタの閾値電圧は深くなるので、プロセス温度の
低温化（Ｇ、Ｗ、Ｈｕｇｈｅｓ ｅｉ ａｌ、、５ｏｌ
ｉｄ ５ｔａｔｅ ＴｅｃｈｎｏｌｏｇｙＰ、７０．１
９７９）等による素子パラメータ変動の抑制が進められ
ている。
上記放射線照射による閾値電圧のシフト量は、酸化膜厚
の２〜３乗に比例する（ Ｇ、Ｐ、Ｄｅｒｂｅｎｗｌｅ
ｋｅｔ ａｌ、、ＩＥＥＥ Ｔｒａｎｓ、Ｎｕｃｌ、Ｓ
ｃｉ、、ｐ２１５１．１９７５）ので、厚いフィールド
酸化膜２４の下側に形成される寄生ＭＯＳトランジスタ
にあっては、その閾値電圧が放射線被曝により著しく変
化する。従って、放射線照射下の環境においては、上記
寄生ＭＯＳトランジスタが常にオン状態となり、正規の
ＭＯＳトランジスタの不純物拡散層相互間にフィールド
リーク電流が発生し、素子間分離が不能になるという問
題がある。
の２〜３乗に比例する（ Ｇ、Ｐ、Ｄｅｒｂｅｎｗｌｅ
ｋｅｔ ａｌ、、ＩＥＥＥ Ｔｒａｎｓ、Ｎｕｃｌ、Ｓ
ｃｉ、、ｐ２１５１．１９７５）ので、厚いフィールド
酸化膜２４の下側に形成される寄生ＭＯＳトランジスタ
にあっては、その閾値電圧が放射線被曝により著しく変
化する。従って、放射線照射下の環境においては、上記
寄生ＭＯＳトランジスタが常にオン状態となり、正規の
ＭＯＳトランジスタの不純物拡散層相互間にフィールド
リーク電流が発生し、素子間分離が不能になるという問
題がある。
（発明が解決しようとする課題）
本発明は、上記したように従来の選択酸化法により形成
された厚いフィールド酸化膜は素子を微細化して高集積
化することが困難になるという問題点を解決すべくなさ
れたもので、素子分離領域を狭く形成でき、素子を微細
化して高集積化することか容易になり、しかも、厚いフ
ィールド酸化膜を有する寄生ＭＯＳトランジスタが存在
せず、放射線照射下の環境においても寄生ＭＯ８）ラン
ジスタにフィールドリーク電流が発生することを防止で
き、素子間分離が良好になって正常な素子動作が可能に
なる半導体装置を提供することを目的とする。
された厚いフィールド酸化膜は素子を微細化して高集積
化することが困難になるという問題点を解決すべくなさ
れたもので、素子分離領域を狭く形成でき、素子を微細
化して高集積化することか容易になり、しかも、厚いフ
ィールド酸化膜を有する寄生ＭＯＳトランジスタが存在
せず、放射線照射下の環境においても寄生ＭＯ８）ラン
ジスタにフィールドリーク電流が発生することを防止で
き、素子間分離が良好になって正常な素子動作が可能に
なる半導体装置を提供することを目的とする。
また、本発明は、上記したように従来の半導体装置では
放射線照射下の環境において、厚いフィールド酸化膜下
の寄生ＭＯＳトランジスタの閾値電圧が放射線被曝によ
り著しく変化して常にオン状態となってフィールドリー
ク電流が発生し、素子間分離が不能になるという問題点
を解決すべくなされたもので、素子分離に厚いフィール
ド酸化膜を用いた場合でも、放射線照射下の環境におい
て寄生ＭＯ８）ランジスタにフィールドリーク電流が発
生することを防止でき、素子間分離が良好になって正常
な素子動作が可能になる半導体装置を提供することを目
的とする。
放射線照射下の環境において、厚いフィールド酸化膜下
の寄生ＭＯＳトランジスタの閾値電圧が放射線被曝によ
り著しく変化して常にオン状態となってフィールドリー
ク電流が発生し、素子間分離が不能になるという問題点
を解決すべくなされたもので、素子分離に厚いフィール
ド酸化膜を用いた場合でも、放射線照射下の環境におい
て寄生ＭＯ８）ランジスタにフィールドリーク電流が発
生することを防止でき、素子間分離が良好になって正常
な素子動作が可能になる半導体装置を提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、半導体基板表面上の第１の酸化膜上に素子領
域を規定するように囲むパターンを有し、接地電位に設
定された第１の多結晶シリコン電極が形成され、この第
１の多結晶シリコン電極上に第２の酸化膜が形成され、
この第２の酸化膜上および前記第１の酸化膜上にＭＯＳ
トランジスタゲート用の第２の多結晶シリコン電極が形
成されていることを特徴とする。
域を規定するように囲むパターンを有し、接地電位に設
定された第１の多結晶シリコン電極が形成され、この第
１の多結晶シリコン電極上に第２の酸化膜が形成され、
この第２の酸化膜上および前記第１の酸化膜上にＭＯＳ
トランジスタゲート用の第２の多結晶シリコン電極が形
成されていることを特徴とする。
また、本発明は、素子分離領域が厚いフィールド酸化膜
により形成されており、このフィールド酸化膜とＭＯＳ
）ランジスタ領域の基板表面上の第１の酸化膜との境界
部上に接地電位に設定された第１の多結晶シリコン電極
か形成され、この第１の多結晶シリコン電極上に第２の
酸化膜が形成され、この第２の酸化膜上および前記第１
の酸化膜上にＭＯＳトランジスタゲート用の第２の多結
晶シリコン電極が形成されていることを特徴とする。
により形成されており、このフィールド酸化膜とＭＯＳ
）ランジスタ領域の基板表面上の第１の酸化膜との境界
部上に接地電位に設定された第１の多結晶シリコン電極
か形成され、この第１の多結晶シリコン電極上に第２の
酸化膜が形成され、この第２の酸化膜上および前記第１
の酸化膜上にＭＯＳトランジスタゲート用の第２の多結
晶シリコン電極が形成されていることを特徴とする。
（作用）
本発明は、接地電位に設定された第１の多結晶シリコン
１−し極により素−ｒ・領域が規定されるので、その下
側の゛１′、導体基板は反転層が形成されないで素子分
離領域となる。従って、素子分離領域幅は第１の多結晶
シリコン電極幅の精度で決まり、素子分離領域が厚いフ
ィールド酸化膜により形成される場合に比べて、素子分
離領域を狭く形成でき、素子を微細化して高集積化する
ことが容易になる。しかも、厚いフィールド酸化膜を有
する寄生ＭＯ３＋−ランジスタか存（１゛せず、放射線
照射下の環境においても上記第１の多結晶シリコン電極
の下側の寄生Ｎ１０Ｓトランジスタにフィールトリク電
流が発生することを防止でき、素子間分離が良好になっ
て正常な素子動作が可能になり、耐放射線性に優れた゛
Ｉｔ導体装置を実現できる。
１−し極により素−ｒ・領域が規定されるので、その下
側の゛１′、導体基板は反転層が形成されないで素子分
離領域となる。従って、素子分離領域幅は第１の多結晶
シリコン電極幅の精度で決まり、素子分離領域が厚いフ
ィールド酸化膜により形成される場合に比べて、素子分
離領域を狭く形成でき、素子を微細化して高集積化する
ことが容易になる。しかも、厚いフィールド酸化膜を有
する寄生ＭＯ３＋−ランジスタか存（１゛せず、放射線
照射下の環境においても上記第１の多結晶シリコン電極
の下側の寄生Ｎ１０Ｓトランジスタにフィールトリク電
流が発生することを防止でき、素子間分離が良好になっ
て正常な素子動作が可能になり、耐放射線性に優れた゛
Ｉｔ導体装置を実現できる。
また、本発明は、素子分離領域か厚いフィールド酸化膜
により形成されていても、その上の第１の多結晶シリコ
ン電極が接地電位に設定されているので、半導体基板が
接地電位に設定されているものとすると、厚いフィール
ド酸化膜にはバイアスがかからず、放射線環境ドにおい
てもその下側の半導体基板は反転層が形成されない。ま
た、接地電位に設定された第１の多結晶シリコン電極の
下側の半導体基板は反転層が形成されない。従って、寄
生ＭＯ３＋−ランジスタにフィールドリーク電流が発生
することを防止でき、素子間分離が良好になって正常な
素子動作が可能になり、耐放射線性に優れた半導体装置
を実現できる。
により形成されていても、その上の第１の多結晶シリコ
ン電極が接地電位に設定されているので、半導体基板が
接地電位に設定されているものとすると、厚いフィール
ド酸化膜にはバイアスがかからず、放射線環境ドにおい
てもその下側の半導体基板は反転層が形成されない。ま
た、接地電位に設定された第１の多結晶シリコン電極の
下側の半導体基板は反転層が形成されない。従って、寄
生ＭＯ３＋−ランジスタにフィールドリーク電流が発生
することを防止でき、素子間分離が良好になって正常な
素子動作が可能になり、耐放射線性に優れた半導体装置
を実現できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）は、本発明の半導体装置の一実施例に係る
ＭＯ８型ＬＳＩの一部を示しており、そのＢ−Ｂ線およ
びにＣ−Ｃ線に沿う断面構造を第１図（ｂ）および（Ｃ
）に示している。即ち、例えばＰ型の半導体基板１の表
面上に形成されている薄い第１の酸化膜２上に、素ｒ領
域を規定するように囲むｈ形のパターンをＨし、接地電
位に設定された第１の多結晶シリコン電極３が形成され
ている。この第１の多結晶シリコン電極３上に第２の酸
化膜４か形成され、この第２の酸化膜４上および第１の
酸化膜２上にはＭＯＳトランジスタゲート用の第２の多
結晶シリコン電極５が形成されている。第２の酸化膜４
は、例えば第１の多結晶シリコン電極３を酸化すること
によって形成されている。そして、素子領域には、第２
の多結晶シリコン電極５をマスクとして半導体基板１と
は逆導電型の不純物イオンか注入され、ソース・ドレイ
ン用の高濃度のＮ＋不純物拡散層６．７が形成されてい
る。
ＭＯ８型ＬＳＩの一部を示しており、そのＢ−Ｂ線およ
びにＣ−Ｃ線に沿う断面構造を第１図（ｂ）および（Ｃ
）に示している。即ち、例えばＰ型の半導体基板１の表
面上に形成されている薄い第１の酸化膜２上に、素ｒ領
域を規定するように囲むｈ形のパターンをＨし、接地電
位に設定された第１の多結晶シリコン電極３が形成され
ている。この第１の多結晶シリコン電極３上に第２の酸
化膜４か形成され、この第２の酸化膜４上および第１の
酸化膜２上にはＭＯＳトランジスタゲート用の第２の多
結晶シリコン電極５が形成されている。第２の酸化膜４
は、例えば第１の多結晶シリコン電極３を酸化すること
によって形成されている。そして、素子領域には、第２
の多結晶シリコン電極５をマスクとして半導体基板１と
は逆導電型の不純物イオンか注入され、ソース・ドレイ
ン用の高濃度のＮ＋不純物拡散層６．７が形成されてい
る。
上記したような半導体装置によれば、接地電位に設定さ
れた第１の多結晶シリコン電極３により素子領域が規定
されるので、その下側の半導体基板部は反転層が形成さ
れないで素子分離領域となる。従って、素子分離領域幅
は第１の多結晶シリコン電極３の幅で決まり、素子分離
領域が従来のような厚いフィールド酸化膜により形成さ
れる場合に比べて、素子分離領域を狭く形成でき、素子
を微細化して高集積化することが容易になる。しかも、
厚いフィールド酸化膜を有する寄生ＭＯＳトランジスタ
が存在せず、放射線環境下においても第１の多結晶シリ
コン電極３の下側の寄生ＭＯＳトランジスタにフィール
ドリーク電流が発生することを防止でき、素子間分離が
良好になって正常な素子動作が可能になり、耐放射線性
に優れた半導体装置を実現できる。
れた第１の多結晶シリコン電極３により素子領域が規定
されるので、その下側の半導体基板部は反転層が形成さ
れないで素子分離領域となる。従って、素子分離領域幅
は第１の多結晶シリコン電極３の幅で決まり、素子分離
領域が従来のような厚いフィールド酸化膜により形成さ
れる場合に比べて、素子分離領域を狭く形成でき、素子
を微細化して高集積化することが容易になる。しかも、
厚いフィールド酸化膜を有する寄生ＭＯＳトランジスタ
が存在せず、放射線環境下においても第１の多結晶シリ
コン電極３の下側の寄生ＭＯＳトランジスタにフィール
ドリーク電流が発生することを防止でき、素子間分離が
良好になって正常な素子動作が可能になり、耐放射線性
に優れた半導体装置を実現できる。
第２図（ａ）乃至（ｃ）は、同じく本発明の半導体装置
の他の実施例に係るＭＯ５型ＬＳＩの一部の平面パター
ンならびにＢ−Ｂ線およびＣ−Ｃ線に沿う断面を示して
いる。即ち、この半導体装置は、例えばＰ型の゛１２．
導体基板１１に選択酸化法により素子分離領域用の厚い
フィールド酸化膜１０が形成され、このフィールド酸化
膜１０とＭＯＳトランジスタ領域の基に表面上の第１の
酸化膜１２との境界部上に接地電位に設定された第１の
多結晶シリコン電極］３か形成され、この第１の多結晶
シリコン電極］３上に第２の酸化膜］４が形成され、こ
の第２の酸化膜］４上および第１の酸化膜１］上にＭＯ
３Ｉ−ランジスタゲート用の第２の多結晶シリコン電極
１５が形成されている。第２の酸化膜１４は、例えば第
１の多結晶シリコン電極１３を酸化することによって形
成されている。そして、素ｒ・領域には、第２の多結晶
シリコン電極］５をマスクとして゛１′−導体基板１１
とは逆導電型の不純物イオンか注入され、ソース・ドレ
イン用の高濃度のＮ＋不純物拡散層１６．１７が形成さ
れている。
の他の実施例に係るＭＯ５型ＬＳＩの一部の平面パター
ンならびにＢ−Ｂ線およびＣ−Ｃ線に沿う断面を示して
いる。即ち、この半導体装置は、例えばＰ型の゛１２．
導体基板１１に選択酸化法により素子分離領域用の厚い
フィールド酸化膜１０が形成され、このフィールド酸化
膜１０とＭＯＳトランジスタ領域の基に表面上の第１の
酸化膜１２との境界部上に接地電位に設定された第１の
多結晶シリコン電極］３か形成され、この第１の多結晶
シリコン電極］３上に第２の酸化膜］４が形成され、こ
の第２の酸化膜］４上および第１の酸化膜１］上にＭＯ
３Ｉ−ランジスタゲート用の第２の多結晶シリコン電極
１５が形成されている。第２の酸化膜１４は、例えば第
１の多結晶シリコン電極１３を酸化することによって形
成されている。そして、素ｒ・領域には、第２の多結晶
シリコン電極］５をマスクとして゛１′−導体基板１１
とは逆導電型の不純物イオンか注入され、ソース・ドレ
イン用の高濃度のＮ＋不純物拡散層１６．１７が形成さ
れている。
上記したような゛１毛導体装置によれば、素子分離領域
が厚いフィールド酸化膜］０により；１ニ成されていて
も、その上の第１の多結晶シリコン電極］３が接地電位
に設定されているので、半導体基板１１が接地電位に設
定されているものとすると、厚いフィールド酸化膜］０
にはバイアスがかからず、放射線環境下においてもエレ
クトロン・ホール対の再結合の確率が高くなり、ホール
が蓄積する確率が低くなるので、その下側の半導体基板
部は反転層が形成されない。また、接地電位に設定され
た第１の多結晶シリコン電極１３の下側の半導体基板部
は反転層か形成されない。従って、寄生ＭＯ３）ランジ
スタにフィールドリーク電流が発生することを防止でき
、素子間分離が良好になって正常な素子動作か可能にな
り、耐放射線性に優れた半導体装置を実現できる。
が厚いフィールド酸化膜］０により；１ニ成されていて
も、その上の第１の多結晶シリコン電極］３が接地電位
に設定されているので、半導体基板１１が接地電位に設
定されているものとすると、厚いフィールド酸化膜］０
にはバイアスがかからず、放射線環境下においてもエレ
クトロン・ホール対の再結合の確率が高くなり、ホール
が蓄積する確率が低くなるので、その下側の半導体基板
部は反転層が形成されない。また、接地電位に設定され
た第１の多結晶シリコン電極１３の下側の半導体基板部
は反転層か形成されない。従って、寄生ＭＯ３）ランジ
スタにフィールドリーク電流が発生することを防止でき
、素子間分離が良好になって正常な素子動作か可能にな
り、耐放射線性に優れた半導体装置を実現できる。
［発明の効果コ
上述したように本発明の半導体装置によれば、厚いフィ
ールド酸化膜を用いないで素子分離領域を狭く形成でき
、素子を微細化して高集積化をすることが容易になり、
厚い）、イールド酸化膜を有する寄生ＭＯ３）ランジス
タか（ｊ（１せず、放射線環境下においても寄生ＭＯ３
＋・ランジスタにフィールドリーク電流が発生ずること
を防１１−でき、素子間分離か良好になって１ト常な素
」′動作か１４能になる。
ールド酸化膜を用いないで素子分離領域を狭く形成でき
、素子を微細化して高集積化をすることが容易になり、
厚い）、イールド酸化膜を有する寄生ＭＯ３）ランジス
タか（ｊ（１せず、放射線環境下においても寄生ＭＯ３
＋・ランジスタにフィールドリーク電流が発生ずること
を防１１−でき、素子間分離か良好になって１ト常な素
」′動作か１４能になる。
また、本発明の半導体装置によれば、素子分離に厚いフ
ィールド酸化膜を用いた場合でも、放射線環境下におい
て寄生ＭＯＳトランジスタにフィールドリーク電流が発
生することを防止でき、素子間分離が良好になって正常
な素子動作が可能になる。
ィールド酸化膜を用いた場合でも、放射線環境下におい
て寄生ＭＯＳトランジスタにフィールドリーク電流が発
生することを防止でき、素子間分離が良好になって正常
な素子動作が可能になる。
第１図（ａ）は本発明の甲導体装置の一実施例に係るＭ
Ｏ３型ＬＳＩの一部の平面パターンを示す図、第１図（
ｂ）および（Ｃ）は対応して同図（ａ）のＢ−Ｂ線およ
びにＣ−Ｃ線に沿う断面図、第２図＜ａ＞乃至（Ｃ）は
同じく本発明の半導体装置の他の実施例に係るＭＯ８Ｊ
４！！ＬＳＩの一部の平面パターンならびにＢ−Ｂ線お
よびＣ−Ｃ線に沿う断面を示す図、第３図（ａ）乃至（
ｃ）は従来の選択酸化法による素子分離領域形成工程を
示す断面図である。 ］、１１・・パ１′−導体ＪＩＬ阪、２．１２・・・第
１の酸化１１％、３．１゛３・・第１の多ぷ＋’ｊ品シ
リコン電極、１゛３ ４、］４・・・第２の酸化膜、５．１５・・・第２の多
結晶シリコン電極、６．７、］６．１７・・ソース・ド
レイン用Ｎ＋不純物拡散層、］Ｏ・・・フィールド酸化
膜。 出願人代理人 弁理士 鈴）１．政庁
Ｏ３型ＬＳＩの一部の平面パターンを示す図、第１図（
ｂ）および（Ｃ）は対応して同図（ａ）のＢ−Ｂ線およ
びにＣ−Ｃ線に沿う断面図、第２図＜ａ＞乃至（Ｃ）は
同じく本発明の半導体装置の他の実施例に係るＭＯ８Ｊ
４！！ＬＳＩの一部の平面パターンならびにＢ−Ｂ線お
よびＣ−Ｃ線に沿う断面を示す図、第３図（ａ）乃至（
ｃ）は従来の選択酸化法による素子分離領域形成工程を
示す断面図である。 ］、１１・・パ１′−導体ＪＩＬ阪、２．１２・・・第
１の酸化１１％、３．１゛３・・第１の多ぷ＋’ｊ品シ
リコン電極、１゛３ ４、］４・・・第２の酸化膜、５．１５・・・第２の多
結晶シリコン電極、６．７、］６．１７・・ソース・ド
レイン用Ｎ＋不純物拡散層、］Ｏ・・・フィールド酸化
膜。 出願人代理人 弁理士 鈴）１．政庁
Claims (2)
- （１）半導体基板表面上の第１の酸化膜上に素子領域を
規定するように囲むパターンを有し、接地電位に設定さ
れた第１の多結晶シリコン電極が形成され、 この第１の多結晶シリコン電極上に第２の酸化膜が形成
され、 この第２の酸化膜上および前記第１の酸化膜上にＭＯＳ
トランジスタゲート用の第２の多結晶シリコン電極が形
成されていることを特徴とする半導体装置。 - （２）素子分離領域がフィールド酸化膜により形成され
ており、 このフィールド酸化膜とＭＯＳトランジスタ領域の基板
表面上の第１の酸化膜との境界部上に接地電位に設定さ
れた第１の多結晶シリコン電極が形成され、 この第１の多結晶シリコン電極上に第２の酸化膜が形成
され、 この第２の酸化膜上および前記第１の酸化膜上にＭＯＳ
トランジスタゲート用の第２の多結晶シリコン電極が形
成されていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216821A JPH0265254A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置 |
| EP89116101A EP0361121A3 (en) | 1988-08-31 | 1989-08-31 | Semiconductor ic device with improved element isolating scheme |
| KR1019890012483A KR900003963A (ko) | 1988-08-31 | 1989-08-31 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63216821A JPH0265254A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265254A true JPH0265254A (ja) | 1990-03-05 |
Family
ID=16694420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63216821A Pending JPH0265254A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0361121A3 (ja) |
| JP (1) | JPH0265254A (ja) |
| KR (1) | KR900003963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637306A (ja) * | 1992-07-20 | 1994-02-10 | Kawasaki Steel Corp | 半導体装置 |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547663B2 (ja) * | 1990-10-03 | 1996-10-23 | 三菱電機株式会社 | 半導体装置 |
| JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
| US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
| EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
| DE19534784C1 (de) * | 1995-09-19 | 1997-04-24 | Siemens Ag | Halbleiter-Schaltungselement und Verfahren zu seiner Herstellung |
| JPH11126899A (ja) * | 1997-10-22 | 1999-05-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
Citations (1)
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|---|---|---|---|---|
| JPS61283170A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | Ｍｏｓ集積回路装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4240093A (en) * | 1976-12-10 | 1980-12-16 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| JPS59103352A (ja) * | 1982-12-06 | 1984-06-14 | Oki Electric Ind Co Ltd | Ｍｏｓ型半導体集積回路装置 |
| JPS59168662A (ja) * | 1983-03-15 | 1984-09-22 | Mitsubishi Electric Corp | Ｍｏｓ半導体装置 |
| US4570176A (en) * | 1984-04-16 | 1986-02-11 | At&T Bell Laboratories | CMOS Cell array with transistor isolation |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| JPS61134071A (ja) * | 1984-12-05 | 1986-06-21 | Toshiba Corp | 半導体装置 |
| US4849366A (en) * | 1988-01-15 | 1989-07-18 | Industrial Technology Research Institute | Method of making a gated isolated structure |
-
1988
- 1988-08-31 JP JP63216821A patent/JPH0265254A/ja active Pending
-
1989
- 1989-08-31 KR KR1019890012483A patent/KR900003963A/ko not_active IP Right Cessation
- 1989-08-31 EP EP89116101A patent/EP0361121A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283170A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | Ｍｏｓ集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0637306A (ja) * | 1992-07-20 | 1994-02-10 | Kawasaki Steel Corp | 半導体装置 |
| JP2010258396A (ja) * | 2008-06-16 | 2010-11-11 | Fuji Electric Systems Co Ltd | Ｍｏｓ型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003963A (ko) | 1990-03-27 |
| EP0361121A3 (en) | 1990-07-25 |
| EP0361121A2 (en) | 1990-04-04 |
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