JP2582587B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 イ．産業上の利用分野 本発明は半導体記憶装置に関するものである。
ロ．従来技術 従来、DRAM（ダイナミックRAM）等の半導体記憶装置
の良否を判定する為に、記憶装置を構成する素子ひとつ
ずつ選択しては、情報の書き込み、読み出しを行ない、
これをすべての素子に適用し、不良がでなければ良品と
判断していた。
しかしながら、記憶容量が多くなるにつれて、このよ
うな手法を続けることはむつかしくなってきている。即
ち、記憶容量が小さかったときには、あまり問題になら
なかったテスト時間の生産性への影響が、無視できなく
なりつつある。例えば、4MbitのDRAMでは、従来手法を
用いるテストだと、１デバイスあたり１分以上を要する
といわれている。量産をするには、この値は現実的では
ない。
ハ．発明の目的 本発明の目的は、記憶素子の良否を判定するためのテ
スト時間を短縮することのできる構成をもつ半導体記憶
装置を提供することにある。
ニ．発明の構成 すなわち、本発明は、それぞれの一方の端子が１対１
の対応関係で複数のワード線に接続されている複数のト
ランジスタと、それぞれの出力端子が１対１の対応関係
で前記複数のトランジスタの制御端子に接続されている
複数のレジスタを直列に接続してなるシフトレジスタ
と、前記複数のトランジスタの他方の端子に接続され、
かつ前記ワード線の選択の制御のための第１、第２およ
び第３の信号を発生する制御回路と、所定の動作選択信
号を入力する第１の信号端子と、２つ以上の前記ワード
線を同時選択するためのデータ信号を入力する第２の信
号端子と、所定のクロックパルスを入力する第３の信号
端子と、前記動作選択信号に応じて前記第１の信号また
は前記データ信号の一方を選択して前記シフトレジスタ
の初段のレジスタのデータ入力端子に与える第１のセレ
クタと、前記モード選択信号に応じて前記第２の信号ま
たは前記クロックパルスの一方を選択して前記シフトレ
ジスタの各段のレジスタのシフト制御端子に与える第２
のセレクタとを含み、前記動作選択信号に応じて前記第
１の信号および前記第２の信号が選択されたときは、前
記第１の信号が前記第２の信号により前記シフトレジス
タの各段のレジスタをシフトし、かつ前記第３の信号が
前記複数のトランジスタの他方の端子に与えられること
により、前記ワード線の１つが順次に選択され、前記動
作選択信号に応じて前記データ信号および前記クロック
パルスが選択されたときは前記データ信号のビット情報
が前記クロックパルスにより前記シフトレジスタの各段
のレジスタをシフトし、前記データ信号のビット情報が
各段のレジスタに格納された後に、前記第３の信号が前
記複数のトランジスタの他方の端子に与えられることに
より、前記複数のワード線の中から２つ以上のワード線
が同時に選択されるようにした半導体記憶装置に係わる
ものである。
ホ．実施例 以下、本発明の実施例を説明する。
第１図は、本実施例による半導体記憶装置（例えばDR
AM）の行方向のアドレスデコーダ部及びその関連部分を
示すものである。
図示のように、複数ワード線1,2,…ｎは複数のトラン
ジスタTr1,Tr2,…Trnの一方の端子に１対１の対応関係
で接続され、これらトランジスタTr1,Tr2,…Trnの他方
の端子はデータ書き込み行アドレスカウンター及び制御
回路に接続されている。また、トランジスタＴR1,Tr2,
…Trnの制御端子はシフトレジスタを構成する複数のレ
ジスタRG1,RG2,…RGnの出力端子に１対１の対応関係で
接続されている。
まず、通常の書き込み動作から説明すると、▲
▼端子（第１の信号端子）より入力される▲
▼（動作選択信号）は“1"レベルにある。したがって、
出力バッファは読み出しラインバッファの出力を入
力信号としてDout端子（第２の信号端子）へ出力する。
セレクタは、データ書き込み行アドレスカウンタ及
び制御回路で作られる信号をうけてに出力する。
セレクタは、信号をうけてに出力する。これら
のタイミングチャートを第２図に示す。
第１図および第２図において、SWCK端子（第３の信号
端子）より入力されるクロックパルスSWCKのｍサイクル
で１周期が形成され、各周期毎に“1"レベルの信号が
シフトレジスタの各段のレジスタRG1,RG2,…RGnのシフ
ト制御端子に供給される。
この場合、第１ないし第２の周期で“1"レベルの信号
が初段のレジスタRG1のデータ入力端子に入力され、
第２の周期から信号により“1"レベルの信号が各段
のレジスタRG1,RG2,…RGnを順次シフトしていく。これ
により、第２の周期で第１のトランジスタTr1がオン
し、第３の周期で第２のトランジスタTr2がオンし、…
…、第（ｎ＋１）の周期で第ｎのトランジスタTrnがオ
ンする。
一方、信号と同期して各周期毎に“1"レベルの信号
が制御回路より各トランジスタTr1,Tr2,…Trnの他方
の端子に供給される。
これにより、第２の周期で第１のワード線（ワード
１）が選択され、第３の周期で第２のワード線（ワード
２）が選択され、……、第（ｎ＋１）の周期で第ｎのワ
ード線（ワードｎ）が選択される。
なお、第２図では、第１図および第２のワード線（ワ
ード1,2）が順次選択されるまでの各部のタイミングを
示している。
次に、このデバイスのテストをおこなうときには、▲
▼を“0"レベルにし、出力バッファをDoutか
ら切りはなす。同時にセレクタを介しDoutの情報を直
接に伝え、これにより、必要なワード線をすべて選択
する。即ち、Doutから必要なワード線を選択するデータ
信号を入力する。
セレクタはSWCKをに伝えるから、SWCKにより、
から入力されてくるパターン（データ信号のビット情
報）を順次シフトレジスタに入れる。
第３図がこのテスト時のタイミングチャートである。
第２図に比べて時間軸を大きく拡大してある。第３図に
示すように、▲▼が“0"レベルになっている期
間中、SWCKがセレクタＣを介してシフトレジスタの各段
のレジスタRG1,RG2,…RGnのシフト制御端子に供給され
るとともに、SWCKに同期してDout端子よりデータ信号の
ビット情報がシフトレジスタに入力される。これによ
り、該データ信号のビット情報がSWCKによりシフトレジ
スタの各段のレジスタRG1,RG2,…をシフトする。そし
て、各段のレジスタRG1,RG2,…RGnにそれぞれ対応する
ビット情報が格納された後に、▲▼を“1"に切
換えるとともに、txのタイミングで制御回路からの信号
を“1"に切換える。この結果、“1"レベルのビット情
報を格納している各段のレジスタRGiに接続されている
各トランジスタTriがオンして、オン状態の各トランジ
スタTriに接続されている各ワード線（ワードｉ）が選
択される。
このように、Doutからの入力によって必要な複数のワ
ード線（これは入力の選び方で種々可能である。）をシ
フトレジスタでの情報の転送によって同時に選択できる
ことになる。そして、▲▼を“1"に切換え、更
にをtxで“1"とすることによって、上記の選択された
ワード線をオンしながら通常動作でデータを書き込む
（又は読み出す）ことができる（即ち、ワード線の選択
と同じタイミングで列方向のデータを書き込む）。これ
によって、デバイスの良否を複数のワード線について同
時に判定することができる。例えばチェッカーボードパ
ターンをメモリーアレイに書き込む為には、DIN端子か
らSWCKに同期させて010101‥‥というデータをライトラ
インバッファに書き込み、同時に、ワード線１、３、５
‥‥というように１本おきにワード線が“1"になるよう
なパターンにDout端子から同じタイミングで書き込み、
第３図のtxのタイミングで、まず、第４図のようにアレ
イ内にデータを書き込む。次に、DIN端子から、1010‥
‥をライトラインバッファに書き込むが、このとき同時
にワード線２、４、６‥‥を選択するようにDoutから信
号を入れる。そして次のtxのタイミングでこのデータを
メモリー・アレイに書き込むことでチェッカーボードパ
ターンを完成させる。
このようにして、例えば１メガビットの容量をもつメ
モリーでは、通常ワード線は1024本あるが、従来方式の
ワード線をもつメモリーでチェッカーボードパターンを
書く時間に比べて2/10241/500になる。
上記に説明したアドレスデコーダは、メモリアレイの
行デコーダとして適用されるが、その具体的な適用デバ
イスを第５図に示す。
この第５図は、FIFO（First In First Out:情報を書
き込んだ順に読み出す）メモリーの例を示すが、記憶素
子アレイの列方向のアドレス選択は、シフトレジスタを
利用したアドレスポインター（シリアルライトポインタ
ー及びシリアルリードポインタ）により実現している。
行方向のアドレス選択もアドレスポインターで行う。そ
して、このメモリーにおいて、図中に仮想線で示したよ
うに、上述のセレクタは行デコーダ（アドレスデコー
ダ）に一部として出力バッファ（）に接続され、かつ
上述のセレクタは行デコーダ（アドレスデコーダ）の
一部としてSWCK端子に接続される。
次に、このFIFOメモリーをその操作手順に従って説明
をする。なお、データの書き込み動作と読み出し動作と
は、本装置においては通常、全く独立に進行する。従っ
て、以下の説明において、特に断らない限り、両者は独
立して進行しているものとする。
第５図において、WEは、書き込みデーター制御用外部
入力信号であり、WEが“H"である限り、DINから入力さ
れたデーターは有効データーとして本装置に書き込まれ
る。DINはデーターを入力するための入力端子である。R
STWは、書き込みデータの先頭を知らせるための入力信
号であり、RSTWの立上がりエッジでデーターの先頭を知
らせる。SWCKは、書き込みサイクルを制御するクロック
である。
REは、読み出しデーター制御用入力信号であり、REが
“H"である限り、データーはSRCKに同期してDoutから出
力される。
RSTRは、読み出しデータの先頭を呼び出すための信号
であり、RSTRの立上がりエッジで読み出しデーターの先
頭を知らせる。
データー書き込み動作 ．まず、RSTW入力信号を“L"から“H"に変化させ、装
置内部のデーター書き込みアドレスを０番地にセットす
る。装置内部では、次のような一連の動作が行なわれ
る。まず、RSTWの立上がりエッジを適当な回路で検出
し、リセットが発生したことを入力ラインセレクタに知
らせる。この入力ラインセレクタは、その信号を受け
て、I/O（Ａ）をINと電気的に接続する。I/O（Ｂ）及び
INDはINとは電気的に切離された状態にする。同時に、I
/O（Ｂ）につながっているＢラインバッファのデーター
トランスファゲートTGB1、TGB2、及びINDに接続されて
いる書き込み用ラインバッファのデータートランスファ
ゲートTGW1〜TGW4はオフになる。即ち、Ｂポインター及
びシリアル・ライト・ポインタはリセット状態になる。
Ａポインターは０番地を示す。即ち、TGA1をオンさせ
る。これによりデーター入力バッファのデーターはINか
らI/O（Ａ）を経て、Ａラインバッファの０番地に書き
込まれる。
.SWCKに同期して、順次Ａラインバッファの各番地に
デーダが書き込まれてゆく。
.Aラインバッファのすべての番地にデーターが書き込
まれたら、Ａポインターから、データー伝達経路切換え
要求が入力ラインセレクタに伝えられ、入力ラインセレ
クタは、I/O（Ａ）をINから切離し、INDをINに接続す
る。
.SWCKに同期して、シリアル・ライト・ポインタはT
GW1、TGW2‥‥‥と順次書き込み用ラインバッファのデ
ータートランスファゲートをONさせらゆき、“DIN"から
の入力を書き込み用ラインバッファに書き込んでゆく。
．シリアル・ライト・ポインタがTGW3をONさせると同
時に、書き込み用ラインバッファの前半分に書き込まれ
たデーターをダイナミックメモリーアレイに書き込むた
めの書き込み要求信号WRQを発生させ、アービタ回路に
伝える。
．あとは、行デコーダの番地を１つずつ増やすことに
よって最大DRAMの容量まで、順次データーの書き込みを
続けることができる。
途中で、再びRSTWにより、リセット要求が発生した
ら、それを同様に入力ラインセレクタに伝えるが、今度
は、I/O（Ｂ）がINと接続され、I/O（Ａ）及びINDはIN
から切り離されることになる。そしてＢラインバッファ
のすべての番地にデーターが書き込まれたら、と同様
の動作によって、I/O（Ｂ）をINから切り離し、INDがIN
と接続され、以下同様にデーター書き込みは進行してゆ
く。
次のRSTWでは、I/O（Ａ）がINと接続されることにな
る。即ち、I/O（Ａ）とI/O（Ｂ）は、RSTWごとに以前選
択されていなかった方のラインがINと接続されるとい
う、トグル形式の関係になっている。
また、Ａラインバッファ及びＢラインバッファはとも
に、完全スタティック型のメモリー素子で構成されてい
る。このような構成にしたのは、データーの読み出しと
深い関係があるので、理由づけはデーター読み出しの動
作説明のところでおこなう。
データー読み出し動作 データーの読み出し手順は次のようになる。
.RSTRを“L"から“H"に変化させ、装置内部のデータ
ー読み出しアドレスを０番地にセットする。内部では、
RSTRのエッジを検出し、リセットが発生したことを出力
ラインセレクタとアービタ回路に知らせる。出力ライン
セレクタはその信号を受けて、I/O（Ａ）又はI/O（Ｂ）
をOUTと接続する。このとき、データー書き込みがI/O
（Ａ）又はI/O（Ｂ）を介して行われていたなら、出力
ラインセレクタは、データー書き込みに使われていない
方のラインをOUTと接続する。これは、RSTWとRSTRの間
隔が決められた長さ以内の場合には、旧データーの読み
出しの保償を意味する。これは、ダイナミック型の主記
憶素子部に蓄えられたデーターの読み出し動作との間に
矛盾を生じさせない為であり、これについては後述す
る。もし、I/O（Ａ）又はI/O（Ｂ）のいずれもがINと接
続されていない場合には、RSTRの前に発生したRSTWで最
も近いものによって、使用された側のラインがOUTに接
続される。この場合、新データの読み出しを意味し、RS
TWが次に発生するまでは、常に繰返し同じデーターを読
み出すことになる。またRSTRは、使用者側により外部か
ら入力されるものであるから、RSTRの発生は予測できな
い。RSTRに速やかに応答するためには、高速読み出しが
可能なスタティック型メモリーが適しているので、本例
ではスタティック型メモリーを採用した。スタティック
型にすると集積度は低下するが、Ａラインバッファ及び
Ｂラインバッファのメモリー容量は100ビット程度でよ
いので、全体からみた装置寸法への影響は無視できるく
らい小さい。
さて、アービタ回路に伝えられたRSTR信号は、ダイナ
ミックメモリーアレイに書き込まれたデーターを読み出
し用ラインバッファに読み出すための読み出し要求信号
RRQを発生させ、必要期間内に必要信号の読み出しを行
わせる。これは、現在読み出しているＡラインバッファ
又はＢラインバッファのデーターがすべて読み出された
後に、続くデーターを準備するものである。
.SRCKに同期して、順次Ａ又はＢラインバッファのデ
ーターが読み出され、Ａ又はＢラインバッファ最後のア
ドレスまでデーターを読み終えたら、 .A又はＢポインターからデーター伝達経路切換え要求
が出力ラインセレクタに伝えられ、OUTはOUTDに接続さ
れる。
．で既に読み出し用ラインバッファの前半部分に
は、次に読み出すべきデーターがローディングされてい
るから、OUTには、連続して間断なくデーターが読み出
されてゆく。リードポインターがTGR1をONすると同時
に、読み出し用ラインバッファの後半部分に必要なデー
ターをダイナミックメモリーアレイから読み出す為に、
再びRRQを発生させ、アービタ回路に入力する。
なお、RSTRを繰返し入力することで、同じ一連のデー
ターを繰返し読み出すことができる。
以上で、基本的な動作の説明は終わる。
理想的なFIFOメモリーであれば、データーの書き込み
と、読み出しは全く非同期に行えるが、現実には装置の
メモリー容量が有限であるため、書き込みと読み出しに
制限事項がでる。
理解を容易にするために、ビデオ信号を本例の装置で
あるFIFOメモリーに読み込んだり、書き出したりする応
用を例にとって説明してゆく。本FIFOメモリーの記憶容
量は、ビデオ画面１フレーム分あるとする。（日本で標
準となっているNTSC方式に従えば、ビデオ画面１枚は52
5本の走査線で構成される。この525本分のビデオデータ
ーのまとまりを１フレームと呼ぶ）。
ビデオ信号を画面の頭から連続的に書き込んでゆき、
１フレームの最後のデーターまで書き終えた時点で、本
装置のメモリーはフルの状態になる。この状態から、さ
らにつづけて連続的にビデオ信号を書き込んでゆく（即
ち、第２フレームになっても書き続けると）、メモリー
内部の情報は先頭から第２フレームの情報に書き替わっ
てゆく。勿論、WE信号を“Low"にすることにより、第２
フレーム以降のデーター書き込みを禁止すれば、第１フ
レームのデーターが保存され、データー読み出し手順に
従い、データーを繰り返し読み出すことができる。
第５図で示した構成では、このようになるが、例えば
メモリーがフルになった時点で内部で信号を発生させ、
使用者側にそのことを知らせるとか、オーバーライトを
禁止するために内部でWEが“Low"になったのと同じ状態
を作り出すというようなことは、極めて容易に実現でき
る。
さて、第５図の構成をとると、前述のごとく、連続し
てデーターを書き込み続ける場合、読み出しタイミング
の設定によって、直前のフレームのデーターを読み出す
場合（旧データーの読み出し）と、現在書き込んでいる
フレームのデーターを読み出す場合（新データーの読み
出し）がある。具体的には、RSTW信号とRSTR信号の発生
するタイミングで決定される。そして、このタイミング
間隔は、Ａラインバッファ（Ｂラインバッファ）メモリ
ー容量により決まる。Ａラインバッファが例えば100ビ
ットのメモリー容量を持っているとすると、RSTW信号が
発生してからSWCKが100サイクル以内にRSTR信号が発生
したなら、この時の読み出しは旧データーの読み出しと
なる。
新データーの読み出しは、RSTW発生後、SWCKが100サ
イクル以降でRSTRが発生した場合、必ず保償されるかと
いうと、そうはならない。こんどは、メインメモリーに
おける書き込み用ラインバッファからメモリーアレイへ
のデーター転送及びメモリーアレイから読み出し用ライ
ンバッファへのデーター転送に要する時間が関係してく
る。
より詳しくは、書き込み用ラインバッファとして、20
0ビット読み出し用ラインバッファも同じく、200ビット
のメモリー容量をもっているものとして、新データーの
読み出し条件について述べる。
まず、Ａラインバッファに新フレームのデーターの先
頭100ビットが書き込まれ、101ビット目から200ビット
までが書き込み用ラインバッファの１番地から100番地
に書き込まれたとする。201ビット目が書き込み用ライ
ンバッファの101番地に書き込まれた時点でWRQが発生す
る（これは前述した）。メモリーアレイへのデーター転
送は、少なくとも301ビット目を書き込むまでには終了
しているから、この時点でメモリーアレイに書き込まれ
た101〜200ビットのデーターを読み出し用ラインバッフ
ァへ転送要求する信号RRQを発生させれば良い（即ち、
前述したRSTR信号を入力するということになる。）。
つまり、新データーの読み出し保償ができるのは、RS
TW発生後、SWCKが300サイクル以上発生した後（即ち、3
00ビットのデーターを書き込んだ後）に、RSTRを発生さ
せた場合となる。
RSTW発生後、SWCKが100〜300サイクルの範囲にあると
きに、RSTRを発生させた場合には、新、旧データー読み
出しの決定ができないので、この範囲に限り、使用者は
RSTRを発生させてはならない。
読み出しと、書き込みは、非同期に行えるから、SWCK
とSRCKのクロックパルスの巾は自由に変更して良い。こ
の場合も、RSTW発生時点のSWCKを０サイクルとし、RSTR
発生時点のSRCKを０サイクルとし、ある時点でのSWCKが
ｍサイクル目、SRCKがｎサイクル目になっているとし、
ｍ−ｎ≦100又はｍ−ｎ≧300が常に成立するように、SW
CKとSRCKを設定する限り、新、旧データーの混合という
ような混乱は生じない。
さて、不良ビット救済回路であるが、基本的に公知VR
AM（ビデオRAM）と同じ手法が使えることは、回路構成
より明らかである。よって、これについては詳述しな
い。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基いて更に変形可能である。
例えば、上述の回路の構成や素子の種類等は種々変更
してよい。また、本発明は、記憶素子アレイへの情報の
書き込みに比較的時間のかかるDRAM型をはじめ、EPROM
の如き装置にも広く適用可能である。
ヘ．発明の作用効果 以上説明したように、本発明の半導体記憶装置によれ
ば、ワード線を選択するためのデコーダにシフトレジス
タとセレクタを設け、テスト時には、２つ以上の任意ワ
ード線を同時選択するためのデータ信号を該シフトレジ
スタに入力して、各段のレジスタに格納された該データ
信号のビット情報に応じて２つ以上の任意のワード線を
同時に選択するようにしたので、１回の情報書き込み
（または読み出し）命令で同時に任意の多数の記憶素子
に必要情報を書き込む（または読み出す）ことができ、
これによって、テストパターン書き込みまたは読み出し
時間を短縮することができる。
【図面の簡単な説明】
図面は本発明の実施例を示すものであって、 第１図はワード線選択のためのデコーダ部の等価回路
図、 第２図は通常モードのタイミングチャート、 第３図はテストモード時のタイミングチャート、 第４図はチェッカーボードパターンの書き込みを示す概
略図、 第５図はFIFOメモリーの全体の概略ブロック図 である。 なお、図面に示す符号において、 、……セレクタ ……出力バッファ Dout……出力信号 ▲▼……テスト信号 SWCK……書き込み制御クロック RSTW……書き込みリセット信号 である。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれの一方の端子が１対１の対応関係
    で複数のワード線に接続されている複数のトランジスタ
    と、 それぞれの出力端子が１対１の対応関係で前記複数のト
    ランジスタの制御端子に接続されている複数のレジスタ
    を直列に接続してなるシフトレジスタと、 前記複数のトランジスタの他方の端子に接続され、かつ
    前記ワード線の選択の制御のための第１、第２および第
    ３の信号を発生する制御回路と、 所定の動作選択信号を入力する第１の信号端子と、 ２つ以上の前記ワード線を同時選択するためのデータ信
    号を入力する第２の信号端子と、 所定のクロックパルスを入力する第３の信号端子と、 前記動作選択信号に応じて前記第１の信号または前記デ
    ータ信号の一方を選択して前記シフトレジスタの初段の
    レジスタのデータ入力端子に与える第１のセレクタと、 前記動作選択信号に応じて前記第２の信号または前記ク
    ロックパルスの一方を選択して前記シフトレジスタの各
    段のレジスタのシフト制御端子に与える第２のセレクタ
    とを含み、 前記動作選択信号に応じて前記第１の信号および前記第
    ２の信号が選択されたときは、前記第１の信号が前記第
    ２の信号により前記シフトレジスタの各段のレジスタを
    シフトし、かつ前記第３の信号が前記複数のトランジス
    タの他方の端子に与えられることにより、前記ワード線
    の１つが順次に選択され、 前記動作選択信号に応じて前記データ信号および前記ク
    ロックパルスが選択されたときは、前記データ信号のビ
    ット情報が前記クロックパルスにより前記シフトレジス
    タの各段のレジスタをシフトし、前記データ信号のビッ
    ト情報が各段のレジスタに格納された後に、前記第３の
    信号が前記複数のトランジスタの他方の端子に与えられ
    ることにより、前記複数のワード線の中から２つ以上の
    ワード線が同時に選択されるようにした半導体記憶装
    置。
  2. 【請求項２】前記第１の信号端子と読み出しラインバッ
    ファとの間に接続され、前記動作選択信号に応じてイネ
    ーブル状態またはディスエーブル状態の一方の状態をと
    る出力バッファを有し、 前記動作選択信号に応じて前記出力バッファがイネーブ
    ル状態となったときは前記ラインバッファからの読み出
    しデータが前記出力バッファおよび前記第１の信号端子
    を介して出力され、 前記動作選択信号に応じて前記出力バッファがディスエ
    ーブル状態となったときは、前記第１の信号端子に入力
    された前記データ信号が前記第１のセレクタに供給され
    るようにした請求項１に記載の半導体記憶装置。
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