JP5527957B2 - 半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、データの出力等を行う入出力線（ＩＯ線）等をバンク間で共用する際に用いて好適な半導体記憶装置及びその制御方法に関する。

複数のＢＡＮＫ（バンク）を有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、メモリセルアレイから周辺回路にデータを入出力するメインＩＯ線（メイン入出力線；以下、ＭＩＯ線とする。）をＢＡＮＫ毎に設けているものがある。ここでＢＡＮＫとは、アドレスデコーダ、メモリセルアレイ、センスアンプなどから構成され、外部から入力されるコマンドに応じて独立して制御される一単位である。また、このＭＩＯ線には、センスアンプやビット線を介して各メモリセルにデータを入出力するローカルＩＯ線（ＬＩＯ線）が複数本接続される。

多くのＭＩＯ線を有するＤＲＡＭでは、ＢＡＮＫ毎にＭＩＯ線を持つとチップトータルのＩＯ線が非常に多くなり、かつ小容量のＤＲＡＭではその配線がチップレイアウト、面積に大きく影響する。ＭＩＯ線を削減する手段として、ＢＡＮＫ毎に持っていたＭＩＯ線をＢＡＮＫ間で共通に使用するようにしたものがある。この構成では、ＭＩＯ線にデータを出力するトランジスタなどにＢＡＮＫ単位の制御を加える事で、ＭＩＯ線の数の削減が図られている。

一方、ＤＲＡＭではテスティングコストを削減するため、パラレルテストを実現する回路を保有する事が多い（たとえば特許文献１参照）。パラレルテストでは、限られたＭＩＯ線から多くのデータを同時に複数のメモリセルにライトする。そして、そのデータを同時にリードし、データ同士が一致する事を比較する事で、一度に複数のメモリセルが正常に動作しているかが判断される。今やＤＲＡＭの必須の技術であるともいえる。
特開２０００−４０３９７号公報

パラレルテストでは、複数もしくは全てのＢＡＮＫを同時に活性化し、パラレル数を上げる技術が含まれる事も多い。しかし、前述した複数のＢＡＮＫで同一のＭＩＯ線を共通に使用する回路では、同一のＭＩＯ線が複数のＢＡＮＫに接続されている。そのため、パラレルテストにおいて複数のＢＡＮＫを同時に活性化してデータの入出力を行うと、複数のＢＡＮＫで用いられる同一のＭＩＯ線上で各ＢＡＮＫから出力されたデータの衝突が起こることになる。したがって、ＭＩＯ線が複数のＢＡＮＫで共通のチップでのパラレルテストでは、出力データの衝突を避けるための制御が必要であった。すなわち、たとえば図７〜図９に示すように、全てのＢＡＮＫを同時活性してデータを入力した後、外部データ入出力線ＤＱにデータを出力する段階では、各ＢＡＮＫをシリアル動作とせざるを得ない。このシリアル動作を用いると、すべてをパラレル動作とする場合に比べ、試験時間が増え、テスティングコストが増大する。

なお、図７及び図８は、４ＢＡＮＫ構成の半導体記憶装置の一例を模式的に示すブロック図であり、図７が通常動作時、図８がパラレルテスト時の接続状態をそれぞれ示している。また、図９は、パラレルテストにおけるリード時の動作を示すタイミング図である。図７及び図８では、メモリセルアレイなどからなるＢＡＮＫ０からＢＡＮＫ３までの４個のＢＡＮＫに共通に４本のＭＩＯ線が設けられている。また、各ＢＡＮＫ０〜３には、各ＭＩＯ線（ＭＩＯ）にトランジスタＴｒ０〜Ｔｒ３などを介して接続されている図示していない複数のＬＩＯ、センスアンプ、ビット線、メモリセルなどからなるバンクアレイが設けられている。

通常動作時は、図７に示すように、各２本のＭＩＯ線が、ＢＡＮＫ０側に設けられたメインアンプ、データラッチ回路などからなる周辺回路１１又はＢＡＮＫ３側に設けられた同様の周辺回路１２に接続される。そして、各ＢＡＮＫ０〜３内のメモリセルに対し、周辺回路１１又は周辺回路１２を介して、図示していない外部データ入出力線ＤＱを用いたデータの入出力などが行われる。

一方、パラレルテスト時は、４本のＭＩＯ線すべてが比較回路２１に接続される。そして、テスト用のデータを書き込んだ後、図９に示すようなタイミングで、順次、ＢＡＮＫ毎にデータが読み出される。読み出された複数のＭＩＯ線上のデータは近隣のメモリマット毎に比較回路２１で比較される。そして、この比較の結果が、シリアル動作で、外部データ入出力線ＤＱに出力されることになる。図９は、上から順に、クロック信号、外部から入力されるコマンド、外部データ入出力線ＤＱ上のデータの変化を示している。すべてのＢＡＮＫに対するバンクアクティブコマンド「ＡＣＴ（ＡｌｌＢａｎｋ）」に続いてすべてのＢＡＮＫに対するリードコマンド「Ｒｅａｄ（ＡｌｌＢａｎｋ）」が入力されると、外部データ入出力線ＤＱ上にＢＡＮＫ０〜ＢＡＮＫ３の各ＢＡＮＫに対する比較結果が順次出力される。その後、すべてのＢＡＮＫに対するプリチャージコマンド「ＰＲＥ（ＡｌｌＢａｎｋ）」が入力され、すべてのＢＡＮＫのプリチャージが行われて、各ＢＡＮＫがアイドル状態とされる。

以上のように、複数のＢＡＮＫで、ＭＩＯ線などの少なくともデータ出力を行うデータ出力線を共通化した半導体記憶装置では、複数のデータ出力線上の信号を比較するパラレルテストを行う場合に、ＢＡＮＫ毎にシリアル動作で順次、データを読み出す必要があった。そのため、シリアル動作によって、試験時間が増え、テスティングコストが増大するという課題があった。

本発明は、上記の事情に鑑みてなされたものであり、複数のＢＡＮＫでＭＩＯ線などのデータ出力線を共通化した半導体記憶装置において複数のデータ出力線上の信号を比較するパラレルテストを短時間で行うことができるようにする半導体記憶装置及びその制御方法を提供するものである。

上記課題を解決するため、請求項１に記載の発明は、複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置において、各データ出力線の途中に挿入された複数のゲートであって、通常動作時にオンに制御され、パラレルテスト時の少なくともデータ読み出し時にオフに制御されるものを具備することを特徴とする。

請求項１０に記載の発明は、複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置の制御方法であって、各データ出力線の途中に挿入された複数のゲートを、通常動作時にオンに制御し、パラレルテスト時の少なくともデータ読み出し時にオフに制御することを特徴とする。

本発明によれば、たとえばメイン入出力線（ＭＩＯ線）などのデータ出力線の途中にスイッチの役割を果たすゲートを挿入し、ノーマル動作時には常にゲートをオンし、パラレルテスト時ではそのゲートをオフしてデータ出力線がゲートの両側で切り離される。そして、パラレルテストにおける各バンク（ＢＡＮＫ）のデータは切り離されたデータ出力線の各分割部分（たとえば端部）から引き出すようにする事で、複数のＢＡＮＫのパラレルテストデータを同時に読み出すことが出来る。したがって、同時に読み出すことができるデータをシリアル動作を行う場合と比較して増加させることができるので、複数のＢＡＮＫでデータ出力線を共通化した半導体記憶装置において複数のデータ出力線上の信号を比較するパラレルテストを容易に短時間で行うことができる。

以下、図面を参照して本発明の実施の形態について説明する。

［実施形態１］
図１〜図３を参照して本発明による半導体記憶装置の実施形態１について説明する。ＢＡＮＫ構成は４個を例としており、図１は通常時の接続状態、図２はパラレルテスト時の接続状態をそれぞれ示している。なお、図１において、図７に示すものと同一の構成には同一の参照符号を用いている。

図１の通常時の接続状態では、ゲート回路すなわちスイッチとして機能する複数のトランジスタＴｒＡがオン状態に制御され、トランジスタＴｒＡのスイッチの両端（すなわちドレイン及びソース端子）に接続されたＭＩＯ線ＭＩＯ−ＵとＭＩＯ線ＭＩＯ−Ｌとが、接続状態となり、図７のＭＩＯ線と同等の各一本の信号線を構成する。したがって、ＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ線ＭＩＯ−ＬとトランジスタＴｒＡとからなるＭＩＯ線が、４ＢＡＮＫ（ＢＡＮＫ０〜ＢＡＮＫ３）を縦走するように配線されていることになる。また、ＭＩＯ線ＭＩＯ−Ｕ又はＭＩＯ−Ｌの各端部には、各ＭＩＯ線からデータを渡され、それを外部ＤＱ（外部データ入出力線）に出力する周辺回路１１及び１２が存在する。

ＭＩＯ線（ＭＩＯ−Ｕ及びＭＩＯ−Ｌ）の途中にトランジスタＴｒＡを挿入し、ノーマル動作時は、各トランジスタＴｒＡの共通接続された各ゲート端子に高い電圧（Ｖｐｐ）を印加する事で、ＭＩＯ線（ＭＩＯ−Ｕ及びＭＩＯ−Ｌ）は４ＢＡＮＫ繋がった状態になる。このトランジスタＴｒＡはたとえば低電圧薄膜ＮチャネルＭＯＳトランジスタ（金属酸化物トランジスタ）から構成される。４ＢＡＮＫのデータは、各バンクアレイからのトランジスタＴｒ０〜Ｔｒ３を同時に動作しないよう制御する事により、データを衝突することなく周辺回路１１及び１２に出力する。

一方、図２に示すパラレルテスト時においては、トランジスタＴｒＡのゲート端子に低い電圧（ＶｂｂあるいはＧＮＤ）を印加する事で、各トランジスタＴｒＡはオフされる。これによって、ＭＩＯ線はＭＩＯ−Ｕ側、ＭＩＯ−Ｌ側に切り離され、ＭＩＯ線が２分割されることになる。また、ＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌそれぞれの端部に接続され、パラレルテスト時にのみ駆動されるゲート回路あるいはスイッチとして機能するトランジスタＰＵ、ＰＬをオンすることで、各ＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ−Ｌを比較回路２２及び２３に接続する。すなわち、比較回路２２及び２３は、図７の比較回路２１に対応するパラレルテスト判定回路であって、複数のトランジスタＴｒＡがオフすることで分割された各ＭＩＯ線の各分割部分ＭＩＯ−Ｕ、ＭＩＯ−Ｌ上の信号をパラレルに入力して比較を行うことになる。比較回路２２及び２３の出力は、外部データ入出力線ＤＱから出力される。比較回路２２から出力される信号をＤＱ−Ｕ、比較回路２３から出力される信号をＤＱ−Ｌとする。

なお、トランジスタＰＵ、ＰＬは通常時にはオフに制御されるので、この状態で比較回路２２及び比較回路２３は、各ＭＩＯ線からは切り離されることになる。つまり、通常時の接続状態は、図１に示すようになる。

次に、図３を参照して、実施形態１のパラレルテスト時の動作について説明する。図３は、図９と同様に、図１に示す構成の動作を示すタイミング図である。ただし、図３では、比較回路２２及び２３の出力ＤＱ−Ｕ及びＤＱ−Ｌが２系統パラレルに出力されている。

パラレルテスト動作では、アクティブコマンドＡＣＴ〜リードコマンドＲＥＡＤは、全ＢＡＮＫ同時に行うが、リードされたデータの出力は、ＭＩＯ線ＭＩＯ−Ｕに接続されているＢＡＮＫ０及びＢＡＮＫ１と、ＭＩＯ線ＭＩＯ−Ｌに接続されているＢＡＮＫ２及びＢＡＮＫ３とを、それぞれシリアル動作で順次活性化して行うことになる。すなわち、ＢＡＮＫ０／１及びＢＡＮＫ２／３は、トランジスタＴｒ０／１及びトランジスタＴｒ２／３をシリアルに活性化する制御を取る事により、ＢＡＮＫ０／２のデータが先に、次にＢＡＮＫ１／３のデータが出てくるよう制御が行われる。

すなわち、実施形態１では、複数のゲート回路（トランジスタＴｒＡ）が２個のＢＡＮＫ毎に（すなわちＢＡＮＫ０及びＢＡＮＫ１あるいはＢＡＮＫ２及びＢＡＮＫ３を１単位として）かつＢＡＮＫの境界に対応する位置に各ＭＩＯを分割するように挿入されている。そして、比較回路２２及び２３が、各分割されたＢＡＮＫのひとまとまりの個数「２個」に対応する分割数「２」で時分割に、各ＭＩＯ線の各分割部分上の信号をパラレルに入力して比較を行い、比較結果（図３のＤＱ−Ｕ「Ｂａｎｋ０」と「Ｂａｎｋ１」のデータ列及びＤＱ−Ｌ「Ｂａｎｋ２」と「Ｂａｎｋ３」のデータ列）をパラレルに出力する。

［実施形態２］
次に、図４〜図６を参照して実施形態２について説明する。なお、図４〜図６において、他の図と同一の構成には同一の参照符号を用いている。

ＢＡＮＫ構成は４個を例としており、図４は通常時の接続状態、図５はパラレルテスト時の接続状態をそれぞれ示している。図４の通常時の接続状態において、実施形態２は、実施形態１とＭＩＯ線の分割数が異なっている。すなわち、各ＭＩＯ線は、各３個のトランジスタＴｒＡが途中に挿入されることでＢＡＮＫ毎に４個に分割され、ＢＡＮＫ０に接続されるＭＩＯ−Ｕ０と、ＢＡＮＫ１に接続されるＭＩＯ−Ｕ１と、ＢＡＮＫ２に接続されるＭＩＯ−Ｌ０と、ＢＡＮＫ３に接続されるＭＩＯ−Ｌ１とに分けられている。なお、各トランジスタＴｒＡのゲート端子は共通に接続されている。

図４の通常時の接続状態では、ゲート回路すなわちスイッチとして機能する各トランジスタＴｒＡがオン状態に制御され、各３個のトランジスタＴｒＡのスイッチの両端（すなわちドレイン及びソース端子）に接続されたＭＩＯ線ＭＩＯ−Ｕ０、ＭＩＯ−Ｕ１、ＭＩＯ−Ｌ０及びＭＩＯ−Ｌ１とが接続状態となり、図７のＭＩＯ線と同等の各一本の信号線を構成する。したがって、ＭＩＯ線ＭＩＯ−Ｕ０及び１、並びにＭＩＯ線ＭＩＯ−Ｌ０及び１と３個のトランジスタＴｒＡとからなるＭＩＯ線が、４ＢＡＮＫ（ＢＡＮＫ０〜ＢＡＮＫ３）を縦走するように配線されていることになる。また、ＭＩＯ線ＭＩＯ−Ｕ０又はＭＩＯ−Ｌ１の各端部には、各ＭＩＯ線からデータを渡され、それを外部ＤＱ（外部データ入出力線）に出力する周辺回路１１及び１２が存在する。

ＭＩＯ線の各ＢＡＮＫの境界にトランジスタＴｒＡ計３箇所を挿入し、ノーマル動作時はトランジスタＴｒＡのゲート端子に高い電圧（Ｖｐｐ）を印加する事で、ＭＩＯ線は４ＢＡＮＫ繋がった状態になる。４ＢＡＮＫのデータは、各バンクアレイからのトランジスタＴｒ０〜３を同時に動作しない制御にする事により、データを衝突することなく周辺回路１１又は１２に出力する。

一方、パラレルテスト時には、図５に示すように、パラレルテスト用のＭＩＯ補助線（ＳｕｂＭＩＯ線、ただしＭＩＯ線より細いもの、すなわちＭＩＯよりレイアウト上の配線の幅が狭いものでよい）が、パラレルテスト時のみオンするトランジスタＴｒＢを介して、分割された各ＭＩＯ線ＭＩＯ−Ｕ０、ＭＩＯ−Ｕ１、ＭＩＯ−Ｌ０及びＭＩＯ−Ｌ１に対して接続される。

パラレルテスト時においては、各トランジスタＴｒＡのゲート端子をオフにし、各トランジスタＴｒＢのゲート端子をオンする。これによって、ＭＩＯ線をＭＩＯ−Ｕ０／１側、ＭＩＯ−Ｌ０／１側の４分割で切り離すことができる。また、ＭＩＯ−Ｕ０／１、ＭＩＯ−Ｌ０／１それぞれの分割部分は、パラレルテスト時のみオン状態に駆動されるトランジスタＰＵ、ＰＬによって、パラレルテスト判定回路である比較回路２４及び２５に接続される。また、本実施形態の比較回路２２及び２３は、入力された信号をＢＡＮＫ毎に比較することで、ＢＡＮＫ毎に独立して比較した結果を出力することができるように構成されている。この場合に外部データ入出力線ＤＱから出力される比較結果を示す信号は、比較回路２４から出力されるＢＡＮＫ０に対応する信号ＤＱ−Ｕ０とＢＡＮＫ１に対応する信号ＤＱ−Ｕ１、及び比較回路２５から出力されるＢＡＮＫ２に対応する信号ＤＱ−Ｌ０とＢＡＮＫ３に対応する信号ＤＱ−Ｌ１であるとする。

すなわち、実施形態２では、ゲート回路を構成するトランジスタＴｒＡによって分割された各ＭＩＯ線の各分割部分（ＭＩＯ−Ｕ０、ＭＩＯ−Ｕ１、ＭＩＯ−Ｌ０及びＭＩＯ−Ｌ１）と比較回路２４又は２５との間が、パラレルテスト時に、オン状態に制御されるトランジスタＴｒＢとＭＩＯ補助線ＳｕｂＭＩＯとからなる接続手段によって接続されることになる。

また、パラレルテスト動作では、図６に示すように、アクティブコマンドＡＣＴ〜リードコマンドＲＥＡＤは、全ＢＡＮＫ同時に行うが、ＢＡＮＫ０／１／２／３はトランジスタＴｒ０／１／２／３をパラレルに活性化する制御を取る事により、ＢＡＮＫ０／１／２／３のデータを同時に出す動作となる

すなわち、実施形態２では、複数のゲート回路（トランジスタＴｒＡ）がＢＡＮＫ毎に各ＭＩＯを分割するように挿入されている。そして、比較回路２４及び２５が、各ＢＡＮＫに対応する各ＭＩＯ線の各分割部分上の信号をパラレルに入力して比較を行い、比較結果（図６のＤＱ−Ｕ０「Ｂａｎｋ０」、ＤＱ−Ｕ１「Ｂａｎｋ１」、ＤＱ−Ｌ０「Ｂａｎｋ２」及びＤＱ−Ｌ１「Ｂａｎｋ３」）をパラレルに出力する。

以上のように本発明の実施の形態によれば、従来の構成と比較して、全ＢＡＮＫのデータが外部データ入出力線ＤＱに出力される時間を短縮する事が出来る。よって、テスティング時間を短くする事が出来、テスティングコストを削減できる。

なお、本発明の実施の形態は、上記に限らず、たとえば実施形態１と実施形態２を組み合わせたもの（ＳｕｂＭＩＯ線と時分割出力の組み合わせ）とすることなどの変更が適宜可能である。また、ＢＡＮＫ数やＭＩＯ線の本数は一例であって、さらに多数の構成とすることなども可能である。また、上記実施形態におけるＭＩＯが、特許請求の範囲に記載したデータ出力線（すなわち少なくともデータを出力する信号線）に対応する構成である。

次に、上述した本発明の実施の形態の変形例について説明する。上述したように、本発明の背景技術において、多くのＩＯ線を有するＤＲＡＭでは、ＢＡＮＫ毎にメモリセルアレイから周辺回路にデータを出すメインＩＯ線（＝ＭＩＯ線）を持つとチップトータルのＩＯ線が非常に多くなり、かつ小容量のＤＲＡＭではその配線がチップレイアウト、面積に大きく影響する。ＭＩＯ線を削減する手段として、ＢＡＮＫ毎に持っていたＭＩＯ線を複数のＢＡＮＫで共通に所有し、ＭＩＯ線にデータを出すトランジスタにＢＡＮＫ対応の制御を加える事で、ＭＩＯ線の数を削減する事ができる。そのようなＤＲＡＭにおいて、パラレルテストを実現させた場合、データの衝突が起こるため、複数のＢＡＮＫの同時動作が出来ない。そこで、上記本発明の実施の形態では、その制限を回避し、パラレル数を上げるため、ＭＩＯ線にスイッチの役割を果たすゲート回路（＝特許請求の範囲の記載における「ゲート」；トランジスタＴｒＡ）を設けている。

例えば上記実施形態１（図２参照）では、パラレルテストにおいて、ゲート回路すなわちスイッチとして機能する複数のトランジスタＴｒＡをオフにすることで、この場合、ＭＩＯ線が２個のＢＡＮＫを一単位としてＢＡＮＫ独立になり、それぞれのＢＡＮＫのＭＩＯ線がつながる方向に存在する周辺の回路あるいはＰＡＤ（パッド）に対して別々のパラレルテストデータを取り出すことが可能になる。

ここで、図１０〜図１２を参照して、図１及び図２に示す実施形態１のパラレルテストにおけるデータの書き込み及び読み出しの動作について説明する。なお、図１０〜図１２及びその他の図面において、図１及び図２と同一の構成には同一の参照符号を用いている。

図１０及び図１１はそれぞれ、図１及び図２と同じＢＡＮＫ構成を４個とする半導体記憶装置の通常時及びパラレルテスト時の構成（回路の接続状態）を説明するための模式図である。ただし、図１０及び図１１に示す構成では、図１及び図２の構成に対して、出力が各トランジスタＴｒＡに接続されているインバータ３１が追加されている。その他の構成は同一である。このインバータ３１の出力は、“Ｈ”レベルでＶｐｐレベル、“Ｌ”レベルでＶｂｂあるいはＧＮＤレベルとなる。また、インバータ３１には信号ＰＴＥＳＴが入力される。信号ＰＴＥＳＴは、パラレルテスト時に“Ｈ”レベルとなり、パラレルテストでない時（＝通常動作時）に“Ｌ”レベルとなる信号である。なお、信号ＰＴＥＳＴのレベルは、例えば外部から入力される所定のコマンドに応じて、あるいは所定のＰＡＤに入力される信号に応じて、設定されるようになっている。図１０に示す通常動作時には、信号ＰＴＥＳＴが“Ｌ”レベルとなってインバータ３１の出力がＶｐｐレベルとなり、トランジスタＴｒＡがオンに制御される。他方、図１１に示すパラレルテスト時には、信号ＰＴＥＳＴが“Ｈ”レベルとなり、インバータ３１の出力がＶｂｂあるいはＧＮＤレベルとなり、トランジスタＴｒＡがオフに制御される。

なお、パラレルテスト時には、通常、全てのＢＡＮＫに対して同じデータの書き込みが行われる。また、図１１に示す構成では、データ書き込み時に、比較回路２２及び２３の出力線ＤＱ−Ｕ及びＤＱ−ＬがＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ−Ｌに接続され、出力線ＤＱ−Ｕ及びＤＱ−Ｌ上のデータによってＢＡＮＫ０／１及び２／３内のメモリセルに対する書き込みが行われるようになっているものとする。ただし、出力線ＤＱ−Ｕ及びＤＱ−Ｌは、外部ＤＱ（外部データ入出力線）の上位及び下位ビットにそれぞれ対応するものであり、それぞれ外部ＤＱより少ない本数の信号線から構成されているものとする。例えば外部ＤＱの信号線数（＝ビット数）が偶数である場合、出力線ＤＱ−Ｕと出力線ＤＱ−Ｌはともに外部ＤＱの半数の信号線で構成することができる。一方、ＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ−Ｌは、外部ＤＱと同一のビット数の信号線から構成されているものとする。すなわち、ＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ−Ｌは、そのビット数が、出力線ＤＱ−Ｕ及びＤＱ−Ｌのビット数よりも多くなるように構成されている。

この構成において、パラレルテスト時（トランジスタＴｒＡがオフの時）に、外部ＤＱと同じビット数からななるテストデータをＢＡＮＫ０／１のメモリセルに対して書き込むには、例えば、出力線ＤＱ−ＵをＭＩＯ線ＭＩＯ−Ｕの上位半分の信号線に接続して外部ＤＱと同じビット数のデータの上位半分のデータの書き込みを行い、続いて出力線ＤＱ−ＵをＭＩＯ線ＭＩＯ−Ｕの下位半分の信号線に接続して外部ＤＱと同じビット数のデータの下位半分のデータの書き込みを行うようにすればよい。同様に、パラレルテスト時に、外部ＤＱと同じビット数のデータをＢＡＮＫ２／３のメモリセルに対して書き込むには、例えば、出力線ＤＱ−ＬをＭＩＯ線ＭＩＯ−Ｌの上位半分の信号線に接続して外部ＤＱと同じビット数のデータの上位半分のデータの書き込みを行い、続いて出力線ＤＱ−ＬをＭＩＯ線ＭＩＯ−Ｌの下位半分の信号線に接続して外部ＤＱと同じビット数のデータの下位半分のデータの書き込みを行うようにすればよい。すなわち、この場合には、少なくとも２回繰り返して外部ＤＱ並びに出力線ＤＱ−Ｕ及び出力線ＤＱ−Ｌを用いたデータの書き込みが必要となる。また、図１０及び図１１並びに以下に述べる実施の形態においては、比較回路２２及び２３内あるいは図示していない他の周辺の回路内に上記のように各信号線の接続及び接続の切り替えを行うための回路が設けられているものとする。

ここで、図１２を参照して、図１１に示す構成におけるパラレルテスト時のテスト用のデータの書き込み（ライト）及び読み出し（リード）の動作について説明する。図１２は、上から順に、ＰＴＥＳＴ信号、クロック信号、外部から入力されるコマンド、比較回路２２及び２３の出力線ＤＱ−Ｕ及びＤＱ−Ｌ上のデータの変化を示している。また、図１２は、データ書き込みに続いてデータ読み出しを行う場合の動作を時間軸を２段に分けて示している。図中２つの白抜きの矢印は、時間軸のつながりを示している。

パラレルテストの際のデータの書き込みにおいて、図１１の構成では、ＢＡＮＫ間のスイッチすなわちトランジスタＴｒＡをオフにしてしまうと、メモリセルに書かれる書き込みデータは、ＢＡＮＫにつながるＭＩＯ線が接続されるＤＱ側（ＤＱ−ＵもしくはＤＱ−Ｌ）からのみしか入力することが出来ない。トランジスタＴｒＡをオフにした状態で、外部ＤＱと同じ量（＝同じビット数）の書き込みデータをパラレルテストで書き込むためには、図１２の書き込みの動作（上段）に示されるように、出力線ＤＱ−Ｕ、ＤＱ−ＬからデータＤａｔａ１、Ｄａｔａ２をシリアルに入力する必要がある。ここでデータＤａｔａ１及びＤａｔａ２は外部ＤＱと同じビット数のデータを半分に分けたデータである。

すなわち、図１２の動作では常にＰＴＥＳＴ信号が“Ｈ”とされ、各トランジスタＴｒＡが常にオフ状態とされている。データ書き込み時には、まず、すべてのＢＡＮＫに対するバンクアクティブコマンド「ＡＣＴ（ＡｌｌＢａｎｋ）」が入力され、続いてすべてのＢＡＮＫに対するライトコマンド「Ｗｒｉｔｅ（ＡｌｌＢａｎｋ）」が入力されるとともに、外部ＤＱから「Ｄａｔａ１」＋「Ｄａｔａ１」のデータを入力することで、出力線ＤＱ−Ｕ上のデータ「Ｄａｔａ１」がＢＡＮＫ０〜１のメモリセルに書き込まれ、さらにＤＱ−Ｌ上のデータ「Ｄａｔａ１」がＢＡＮＫ２〜３のメモリセルに書き込まれる。続いて、外部ＤＱから「Ｄａｔａ２」＋「Ｄａｔａ２」のデータを入力することで、出力線ＤＱ−Ｕ上のデータ「Ｄａｔａ２」がＢＡＮＫ０〜１のメモリセルに書き込まれるとともに、ＤＱ−Ｌ上のデータ「Ｄａｔａ２」がＢＡＮＫ２〜３のメモリセルに書き込まれる。その後、すべてのＢＡＮＫに対するプリチャージコマンド「ＰＲＥ（ＡｌｌＢａｎｋ）」が入力され、すべてのＢＡＮＫのプリチャージが行われて、各ＢＡＮＫがアイドル状態とされる。

データ読み出し時には、すべてのＢＡＮＫに対するバンクアクティブコマンド「ＡＣＴ（ＡｌｌＢａｎｋ）」に続いてすべてのＢＡＮＫに対するリードコマンド「Ｒｅａｄ（ＡｌｌＢａｎｋ）」が入力されると、出力線ＤＱ−Ｕ上にＢＡＮＫ０のデータ（＝判定結果。以下同じ。）が出力されるとともに、出力線ＤＱ−Ｌ上にＢＡＮＫ２のデータが出力される。次に、出力線ＤＱ−Ｕ上にＢＡＮＫ１のデータが出力されるとともに、出力線ＤＱ−Ｌ上にＢＡＮＫ３のデータが出力される。その後、すべてのＢＡＮＫに対するプリチャージコマンド「ＰＲＥ（ＡｌｌＢａｎｋ）」が入力され、すべてのＢＡＮＫのプリチャージが行われて、各ＢＡＮＫがアイドル状態とされる。

このように、テストデータとして外部ＤＱと同じビット数のデータを書き込もうとすると、図１１の構成では、トランジスタＴｒＡによって各ＭＩＯ線が２分割されているので、外部ＤＱ上のデータを２つに分けたデータＤａｔａ１及びＤａｔａ２をＭＩＯ線ＭＩＯ−Ｕ又はＭＩＯ−Ｌを各２回シリアルに用いて書き込むことになる。なお、読み出し時の動作は、実施形態１の動作を示す図３に示すものと同一である。なお、通常時、すなわちトランジスタＴｒＡをオンにしてＭＩＯ線を各ＢＡＮＫ共通とした状態では、各ＢＡＮＫのメモリセルへの外部ＤＱと同じビット数のデータの書き込みは一度で行うことが可能である。つまり、図１１に示すトランジスタＴｒＡによるＭＩＯ線の分割を行う構成を用いると、データ書き込みに限れば、トランジスタＴｒＡによるＭＩＯ線の分割を行わない場合より時間がかかる結果となる。

そこで、以下に述べる他の実施の形態（実施形態３及び実施形態４）では、上記実施の形態と比較して、パラレルテスト・読み出し時の有効性を保持しつつ、たとえば、パラレルテスト・書き込み時にデータをシリアルに入力する必要を無くすことで、テスティング時間を短くすることができる半導体記憶装置を提供する。これによれば、テスティング時間を短縮することでテスティングコストを削減できるという効果が得られる。

［実施形態３］
その特徴は、実施形態３においては、図１３及び図１４に示すように、メモリセルアレイから周辺回路にデータを出力するＭＩＯ線を複数のＢＡＮＫ共通で使用する半導体記憶装置において、ＭＩＯ線（ＭＩＯ−Ｕ及びＭＩＯ−Ｌ）に挿入されたスイッチとしてのトランジスタＴｒＡ（＝ゲート回路）のゲート制御を、パラレルテストにおいて連続してオフするのではなく、パラレルテスト状態を制御する信号（ＰＴＥＳＴ）と読み出し状態を制御する信号（ＲＥＡＤ ＳＴＡＴＥ）のＡＮＤ（論理積）信号でオフする制御にする点にある。すなわち、パラレルテストかつ読み出し動作時にトランジスタＴｒＡをオフし、パラレルテストであっても読み出し動作でない時、たとえば書き込み動作時（データライト時）にトランジスタＴｒＡをオンにする制御を行うようにしている。これによれば、パラレルテストの書き込み状態では、ＭＩＯ線がＢＡＮＫ間で接続された状態になるので、全てのＢＡＮＫのメモリセルアレイに同時にデータを書き込むことが出来る。

図１３及び図１４は、本発明の実施形態３を説明するための図である。図１３及び図１４はそれぞれ、図１０及び図１１と同じＢＡＮＫ構成を４個とする半導体記憶装置の通常時及びパラレルテスト時の構成（回路の接続状態）を説明するための模式図である。ただし、図１３及び図１４に示す構成では、図１０及び図１１の構成と比較して、出力が各トランジスタＴｒＡに接続されているインバータ３１に代えて、各トランジスタＴｒＡの制御手段としてのナンド回路（ＮＡＮＤ）３２が設けられている。その他の構成は同一である。このナンド回路３２の出力は、“Ｈ”レベルでＶｐｐレベル、“Ｌ”レベルでＶｂｂあるいはＧＮＤレベルとなる。また、ナンド回路３２には信号ＰＴＥＳＴと信号ＲＥＡＤ ＳＴＡＴＥが入力される。信号ＰＴＥＳＴは、パラレルテスト時に“Ｈ”レベルとなり、パラレルテストでない時（＝通常動作時）に“Ｌ”レベルとなる信号である。信号ＲＥＡＤ ＳＴＡＴＥは、読み出し状態で“Ｈ”レベルとなり、読み出し状態でないときに“Ｌ”レベルとなる信号である。なお、信号ＰＴＥＳＴ及び信号ＲＥＡＤ ＳＴＡＴＥのレベルは、例えば外部から入力される所定のコマンドに応じて、あるいは所定のＰＡＤに入力される信号に応じて、設定されるようになっている。図１３に示す通常動作時には、信号ＰＴＥＳＴが“Ｌ”レベルとなるので、信号ＲＥＡＤ ＳＴＡＴＥのレベルに関わらずナンド（ＮＡＮＤ）回路３２の出力がＶｐｐレベル（“Ｈ”レベル）となり、トランジスタＴｒＡがオンに制御される。他方、図１４に示すパラレルテスト時には、信号ＰＴＥＳＴが“Ｈ”レベルとなるので、信号ＲＥＡＤ ＳＴＡＴＥが“Ｈ”レベルのとき（＝読み出し状態のとき）ナンド回路３２の出力がＶｂｂあるいはＧＮＤレベルとなってトランジスタＴｒＡがオフに制御され、信号ＲＥＡＤ ＳＴＡＴＥが“Ｌ”レベルのとき（＝読み出し状態でないとき）ナンド回路３２の出力がＶｐｐレベルとなってトランジスタＴｒＡがオンに制御される。

すなわち、この実施形態３では、図１３及び図１４にＢＡＮＫ構成を４つとした場合の例を示すとおり、ＭＩＯ線が４ＢＡＮＫを縦走するように配線され、その両端にＭＩＯ線からデータを渡され外部ＤＱに出力する周辺回路１１及び１２が存在する。また図１４に示すとおりＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌそれぞれの端にパラレルテスト時のみ駆動するトランジスタＰＵ、ＰＬが設けられ、パラレルテスト判定回路としての比較回路２２及び２３にＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌが接続される。さらに、各ＭＩＯ線の途中にはトランジスタＴｒＡが挿入されている。各トランジスタＴｒＡのゲートは、ナンド回路３２の出力が入力される。そして、ナンド回路３２の２つの入力にはそれぞれ、パラレルテスト状態を示す信号“ＰＴＥＳＴ”と読み出しの状態を示す“ＲＥＡＤ ＳＴＡＴＥ”の信号が入力される。すなわち、本実施形態３には、ＢＡＮＫ間共通のＭＩＯ線の途中に挿入されたものであって、通常時にオンに制御され、パラレルテスト時の少なくともデータ読み出し時にオフに制御される複数のトランジスタＴｒＡが設けられている。

上述したように、図１３はノーマル（通常時）の構成及び動作を示す図であり、ノーマルの動作においてＰＴＥＳＴ信号は“Ｌ”レベルである。このとき、ナンド回路３２の出力はＶｐｐ（ＶｐｐはトランジスタＴｒＡの閾値電圧Ｖｔより十分高い電圧を示す例である。）になることから、各トランジスタＴｒＡのゲートにＶｐｐが印加され、ＭＩＯ線は４ＢＡＮＫ繋がった状態になる。したがって、４ＢＡＮＫのデータは、各バンクアレイからのＴｒ０〜３を同時に動作しないように制御する事によって、データを衝突することなく周辺回路１１及び１２に出力することができる。

次に、パラレルテスト時の動作について説明する。図１５は、図１４に示す構成を用いてパラレルテストを行ったときの信号、コマンド、外部ＤＱの推移図である。パラレルテストにおいては、信号ＰＴＥＳＴ＝“Ｈ”になるが、書き込みの状態では、信号ＲＥＡＤ ＳＴＡＴＥ＝“Ｌ”のままである。従って、ナンド回路３２の出力はＶｐｐのままであり、この場合、ノーマルの動作と同じく、ＭＩＯ線は４ＢＡＮＫつながった状態である。この書き込み状態において、ＤＱ−Ｕ側の外部ＤＱ（すなわち外部ＤＱの上位ビット）からデータＤａｔａ１を入力してＭＩＯ線ＭＩＯ−Ｕの例えば上位ビットに入力するとともに、ＤＱ−Ｌ側の外部ＤＱ（すなわち外部ＤＱの下位ビット）からデータＤａｔａ２を入力してＭＩＯ線ＭＩＯ−Ｌの例えば下位ビットに入力すると、ＭＩＯ線がつながった状態であるため、全てのＢＡＮＫ（ＢＡＮＫ０〜３）に外部ＤＱ上のデータを一度に書き込むことが出来る。

パラレルテストの読み出しの状態では、図１５の下段に示すように。リードコマンド入力時から、リードの制御信号“ＲＥＡＤ ＳＴＡＴＥ”が“Ｌ”から“Ｈ”に遷移し、ナンド回路３２の出力はＶｂｂ（ＶｂｂはトランジスタＴｒＡの閾値電圧Ｖｔより十分に低い電圧の例。）となる。ナンド回路３２の出力が“Ｖｂｂ”の期間は、トランジスタＴｒＡのゲートがオフになり、ＭＩＯ線はＭＩＯ−Ｕ側、ＭＩＯ−Ｌ側に切り離される。この切り離された状態では、ＢＡＮＫ０〜１とＢＡＮＫ２〜３のメモリセルアレイのデータの読み出し結果をそれぞれ、ＭＩＯ−Ｕ，ＭＩＯ−Ｌの方向へ同時に出力することが可能である。具体的にこのパラレルテスト動作は、ＡＣＴ〜ＲＥＡＤは全ＢＡＮＫ同時に行うがＢＡＮＫ０／１，ＢＡＮＫ２／３はＴｒ０／１，Ｔｒ２／３をシリアルに活性化する制御を取る事により、ＢＡＮＫ０／２のデータが先に、次にＢＡＮＫ１／３のデータが出てくる動作となる。

なお、図１５は、図１２に加えて信号ＲＥＡＤ ＳＴＡＴＥの状態を追加して示す図であり、上から順に、ＰＴＥＳＴ信号、ＲＥＡＤ ＳＴＡＴＥ信号、クロック信号、外部から入力されるコマンド、比較回路２２及び２３の出力線ＤＱ−Ｕ及びＤＱ−Ｌ上のデータの変化を示している。また、図１５も、図１２と同様に、データ書き込みに続いてデータ読み出しを行う場合の動作を時間軸を２段に分けて示している。図中２つの白抜きの矢印は、時間軸のつながりを示している。

［実施形態４］
次に、本発明の他の実施形態である実施形態４について説明する。図１６は、本発明の実施形態４を説明するための図である。図１６は、図１１と同じＢＡＮＫ構成を４個とする半導体記憶装置のパラレルテスト時の構成（回路の接続状態）を説明するための模式図である。ただし、図１６に示す構成では、出力線ＤＱ−Ｕ上のデータを出力線ＤＱ−Ｌ側に転送するデータ線３３と、出力線ＤＱ−Ｌ上のデータを出力線ＤＱ−Ｕ側に転送するデータ線３４とがメモリアレイの外側に設けられるとともに、図１１の比較回路２２及び２３が、データ線３３及び３４と出力線ＤＱ−Ｕ及びＤＱ−Ｌとの接続回路を内部に追加して含む比較回路２２ａ及び２３ａに変更されている。この比較回路２２ａでは、出力線ＤＱ−Ｕのデータとデータ線３４のデータとを合わせることで外部ＤＱと同じビット数のデータを得ることができ、これがＭＩＯ線ＭＩＯ−Ｕに入力されるようになっている。また比較回路２３ａでは、出力線ＤＱ−Ｌのデータとデータ線３３のデータとを合わせることで外部ＤＱと同じビット数のデータを得ることができ、これがＭＩＯ線ＭＩＯ−Ｌに入力されるようになっている。図１６のその他の構成は図１１と同一である。なお、通常時の構成は図１０と同一である。

すなわち、この実施形態４では、図１０（通常時）及び図１６（パラレルテスト時）にＢＡＮＫ構成を４つとした例を示すとおり、ＭＩＯ線が４ＢＡＮＫを縦走するように配線され、その両端にＭＩＯ線からデータを渡され外部ＤＱに出力する周辺回路１１及び１２が存在する。また図１６に示すとおりＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌそれぞれの端にパラレルテスト時のみ駆動するトランジスタＰＵ、ＰＬが設けられ、パラレルテスト判定回路としての比較回路２２ａ及び２３ａにＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌが接続される。さらに、各ＭＩＯ線の途中にはトランジスタＴｒＡが挿入されている。各トランジスタＴｒＡのゲートには、インバータ３１の出力が入力される。インバータ３１の入力には、パラレルテスト状態を示す信号ＰＴＥＳＴが入力される。そして、実施形態４には、トランジスタＴｒＡによって分割された各ＭＩＯ線ＭＩＯ−Ｕ、ＭＩＯ−Ｌの各端部にパラレルテスト時に入力される書き込みデータを他方の端部へ伝送するデータ線３３、３４が設けられている。

以上の構成において、パラレルテストのときには信号ＰＴＥＳＴを“Ｈ”レベルとしてトランジスタＴｒＡのゲートをオフし、読み出し動作時にパラレルの同測を上げる動作を行うことができる。

一方、パラレルテストにおける書き込み時には、アレイの外に設けられているデータ線であってＤＱ−Ｕ側とＤＱ−Ｌ側との間でＤａｔａ１とＤａｔａ２のデータをやり取りするための専用の書き込み用データ線３３及び３４を用いることで、ＭＩＯ線ＭＩＯ−Ｕ及びＭＩＯ−Ｌから一度に外部ＤＱのビット数と同じデータを書き込めるようにしている。ここでデータＤａｔａ１及びＤａｔａ２は上述したように外部ＤＱと同じビット数のデータを半分に分けたデータである。

図１７は、図１６を用いてパラレルテストを行ったときの信号、コマンド、外部ＤＱの推移図である。専用の書き込み用データ線３３及び３４を用いることで、出力線ＤＱ−Ｕ、ＤＱ−Ｌから入力されたＤａｔａ１、Ｄａｔａ２はそれぞれＤＱ−Ｌ側、ＤＱ−Ｕ側にも入力されることになり、トランジスタＴｒＡのゲートがオフされた状態でも、ＤＱ−Ｕ側、ＤＱ−Ｌ側それぞれからＤａｔａ１、Ｄａｔａ２を同時に書き込むことが可能になる。

なお、図１７は、図１２と同様に、上から順に、ＰＴＥＳＴ信号、クロック信号、外部から入力されるコマンド、比較回路２２ａ及び２３ａの出力線ＤＱ−Ｕ及びＤＱ−Ｌ上のデータの変化を示している。また、図１７も、図１２と同様に、データ書き込みに続いてデータ読み出しを行う場合の動作を時間軸を２段に分けて示している。図中２つの白抜きの矢印は、時間軸のつながりを示している。

以上のように、実施形態３によれば、ＭＩＯ線を分割するトランジスタＴｒＡに対してテストデータの書き込み時にオフ状態となるような制御を行うことで、パラレルテストにおけるデータの書き込みを一度に行うことが可能となる。また、実施形態４によれば、トランジスタＴｒＡによって分割されたＭＩＯ線の各端部に設けられている回路に対して各他端部に入力された書き込み用のテストデータを専用のデータ線によって相互に伝送するようにしたので、パラレルテストにおけるデータの書き込みを一度に行うことが可能となる。これらによれば、実施形態１及び２と同様に、パラレルテスト・データ読み出し時の有効性を保持しつつ、パラレルテスト・データ書き込み時にも、データをシリアルに入力する必要がなくなるため、さらにテスティング時間を短くする事が出来、テスティングコストを削減できる。

なお、実施形態３又は４の構成・動作に対しては、例えば実施形態１〜４の構成・動作との組み合わせを行うような変更を適宜加えることが可能である。

本発明による半導体記憶装置の実施形態１の通常時の接続状態（構成）を示すブロック図である。 図１に示す本発明による半導体記憶装置の実施形態１のパラレルテスト時の接続状態（構成）を示すブロック図である。 図２に示す実施形態１のパラレルテスト時の接続状態の動作を説明するためのタイミング図である。 本発明による半導体記憶装置の実施形態２の通常時の接続状態（構成）を示すブロック図である。 図４に示す本発明による半導体記憶装置の実施形態２のパラレルテスト時の接続状態（構成）を示すブロック図である。 図５に示す実施形態２のパラレルテスト時の接続状態の動作を説明するためのタイミング図である。 本発明の課題を説明するために用いる半導体記憶装置の通常時の接続状態（構成）の一例を示すブロック図である。 図１に示す構成例のパラレルテスト時の接続状態（構成）を示すブロック図である。 図８に示す構成例のパラレルテスト時の接続状態の動作を説明するためのタイミング図である。 図１に示す本発明による半導体記憶装置の実施形態１の通常時の接続状態（構成）を示す他のブロック図であって、トランジスタＴｒＡの制御手段（インバータ３１）を明示するブロック図である。 図２に示す本発明による半導体記憶装置の実施形態１のパラレルテスト時の接続状態（構成）を示す他のブロック図であって、トランジスタＴｒＡの制御手段（インバータ３１）を明示するブロック図である。 図１１に示す実施形態１のパラレルテスト時の接続状態の動作（データ書き込み時及び読み出し時）を説明するためのタイミング図である。 本発明による半導体記憶装置の実施形態３の通常時の接続状態（構成）を示すブロック図である。 図１３に示す本発明による半導体記憶装置の実施形態３のパラレルテスト時の接続状態（構成）を示すブロック図である。 図１４に示す実施形態３のパラレルテスト時の接続状態の動作を説明するためのタイミング図である。 本発明による半導体記憶装置の実施形態４のパラレルテスト時の接続状態（構成）を示すブロック図である。 図１６に示す実施形態４のパラレルテスト時の接続状態の動作を説明するためのタイミング図である。

符号の説明

ＢＡＮＫ０〜３…バンク
ＴｒＡ…トランジスタ（ゲート回路）
ＴｒＢ…トランジスタ（ゲート回路）
１１〜１２…周辺回路
２２〜２５…比較回路
ＭＩＯ…メイン入出力線
ＳｕｂＭＩＯ…メイン入出力線補助線
ＰＵ、ＰＬ…トランジスタ
ＭＩＯ−Ｕ、ＭＩＯ−Ｌ…分割されたメイン入出力線
３１…インバータ
３２…ナンド回路
３３、３４…データ線

Claims (10)

1. 複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置において、
   各データ出力線の途中に挿入された複数のゲートであって、通常動作時にオンに制御され、パラレルテスト時の少なくともデータ読み出し時にオフに制御されるもの
   を具備することを特徴とする半導体記憶装置。
2. 前記複数のゲートが、通常動作時にはオンに制御され、パラレルテスト時にはオフに制御されるものである
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記複数のゲートがオフすることで分割された各データ出力線の各分割部分上の信号をパラレルに入力して比較を行う比較回路を
   さらに具備することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記各ゲートが、前記複数のバンク間の境界に対応して設けられている
   ことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
5. 前記複数のゲートが複数個のバンク毎に前記各データ出力線を分割するように挿入されたものであり、
   前記比較回路が、各分割されたバンクの個数に対応する分割数で時分割に、各データ出力線の各分割部分上の信号をパラレルに入力して比較を行うものである
   ことを特徴とする請求項３に記載の半導体記憶装置。
6. 前記複数のゲートによって分割された各データ出力線の各分割部分と前記比較回路との間をパラレルテスト時に接続する接続手段を
   さらに具備することを特徴とする請求項３に記載の半導体記憶装置。
7. 前記接続手段が、パラレルテスト時にオンに制御されるゲートと、該ゲートと接続された前記データ出力線よりレイアウト上の配線の幅が狭いデータ出力補助線とから構成されている
   ことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記複数のゲートが、パラレルテストの時のデータの書き込み時にオンに制御されるものである
   ことを特徴とする請求項１〜７のいずれか１項に記載の半導体記憶装置。
9. 前記分割された各データ出力線の一方の端部にパラレルテスト時に入力される書き込みデータを他方の端部へ伝送するデータ線を
   さらに具備することを特徴とする請求項３に記載の半導体記憶装置。
10. 複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置の制御方法であって、
    各データ出力線の途中に挿入された複数のゲートを、通常動作時にオンに制御し、パラレルテスト時の少なくともデータ読み出し時にオフに制御する
    ことを特徴とする半導体記憶装置の制御方法。

Images