KR950034836A - 절연 게이트 전계 효과 트랜지스터와 그 제조 방법 - Google Patents

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Abstract

절연 게이트 전계 효과 트랜지스터(10,70)는 펀치스루 보호를 제공하는 공정 단계로부터 분리된 VT및 디바이스 누설 전류를 설정하는 공정 단계를 포함하여 부임계 스윙을 저하시킨다. 단방향 트랜지스터(10)에서 소스영역(48,51)과 드레인 영역(49,52)사이의 도펀트 층(25,30)의 일부(37,45)는 채널영역의 역할을 하며 VT및 디바이스 누설 전류를 설정한다. 헤일로 영역(34,39)은 소스 영역(48,51)을 포함하고 펀치스루 전압을 설정한다. 양방향 트랜지스터(70)에서 소스 영역(83,86) 및 드레인 영역(84,87) 모두는 헤일로 영역(75,74,79,81)내에 포함된다. 도펀트 층(25,30)의 일부(76,82)는 VT및 누설 전류를 설정하고 반면에 헤일로 영역(75,79)은 펀치스루 전압을 설정한다.

Description

절연 게이트 전계 효과 트랜지스터와 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 단방향 및 양방향 실시예에 따르는 제조의 개시 단계동안 절연 게이트 전계효과 트랜지스터 일부의 확대 단면도.

Claims (4)

  1. 한 부임계 스윙을 갖는 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 방법으로서, 주 표면(12)을 갖는 제1전도형의 반도체 기판(11)을 제공하는 단계와, 상기 반도체 기판(11)의 제1영역(13)내에 상기 제1전도형의 도펀트 층(25)을 형성하는 단계와, 상기 제1영역(13)의 주 표면(12)의 일부에 게이트 구조(29′)를 형성하는 단계와, 상기 게이트 구조(29′)의 제1측에 정렬된 제1전도형의 제1도펀트 영역(34)을 상기 반도체 기판(11)에 형성하는 단계로서, 상기 제1도폰트 영역(34)의 일부는 상기 게이트 구조(29′)아래로 뻗어 있고 상기 게이트 구조(29′)의 일부의 아래의 도펀트 층(25)의 부분과 인접하는 상기 제1도펀트 영역(34) 형성 단계와, 상기 반도체 기판(11)내에 제2전도형의 제2도펀트 영역(48)과 제3도펀트 영역(49)-을 형성하는 단계로서, 상기 제2도펀트 영역(48)은 상기 제1도펀트 영역(34)내에 포함되고 상기 제3도펀트 영역(49)은 상기 게이트 구조(29′)의 제2측에 정렬되고, 상기 제2도펀트 영역(48)의 일부는 상기 게이트 구조(29′)의 다른 부분 아래로 연장되는 제2 및 제3도펀트 영역 형성단계와, 상기 제2도펀트 영역(48)과 접촉하는 제1전극(56)과 상기 제3도펀트 영역과 접촉하는 제2전극(57)을 형성하는 단계와, 상기 게이트 구조(29′)의 일부와 접촉하는 제3전극(61)을 형성하는 단계를 포함한 절연 게이트 전계 효과 트랜지스터 제조 방법.
  2. 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 동안 절연 게이트 전계 효과 트랜지스터(10)의 부임계 스윙을 설정하는 방법으로서, 제1전도형의 제1도펀트 영역(13)과 제2전도형의 제2도펀트 영역(14) 및 주 표면(12)을 갖는 반도체 재료(11)를 제공하는 단계와, 상기 제1도펀트 영역(13)내에 상기 제1전도형의 제1도펀트층(25)을 형성하는 단계와, 상기 제2도펀트 영역(14)내에 상기 제2전도형의 제2도펀트 층(30)을 형성하는 단계와, 상기 제1도펀트 층(25)의 일부 위에 제1게이트 구조(29′)를 형성하고 상기 제2도펀트 층(30)의 일부위에 제2게이트 구조(31′)를 형성하는 단계와, 상기 제1게이트 구조(29′)의 제1측에 정렬되고 상기 제1게이트 구조(29′)로 덮힌 제1도펀트 층(25)의 일부와 인접한 상기 제1도폰트 영역(13)의 제1부분(74)을 상기 제1전도형불순물로 도핑하는 단계와, 상기 제2전도형 불순물로 상기 제1도펀트 영역(13)의 제1부분(74)의 일부분(83)을도핑하는 단계와, 상기 제1게이트 구조(29')의 제2측에 정렬도니 제1도펀트 영역(13)의 제2부분(84)을 제2전도형의 불순물로 도핑하는 단계와, 상기 제2게이트 구조(31′)의 제1측에 정렬되고 상기 제2게이트 구조(31′)로 덮힌 제2도펀트 층(30)의 일부의 인접한 제2도펀트 영역(14)의 제1부분(81)을 상기 제2전도형 불순물로 도핑하는 단계와, 상기 제2도펀트 영역(14)의 제1부분(81)의 일부분(87)을 상기 제1전도형의 불순물로 도핑하는 단계와, 상기 제2게이트 구조(31′)의 제2측에 정렬된 제2도펀트 영역(14)의 제2부분(86)을 제1전도형의 불순물로 도핑하는 단계와, 상기 제1도펀트 영역(13)의 일부분(83)에 접촉하는 제1전극(91)과 상기 제1도펀트 영역(13)의 제2부분(89)과 접촉하는 제2전극(92)을 형성하는 단계와, 상기 제2도펀트 영역(14)의 일부분(87)에 접촉된 제3전극(94)과 상기 제2도펀트 영역(14)의 제2부분(86)에 접촉한 제4전극(93)을 형성하는 단계와, 상기 제1게이트 구조(29′)의 일부와 접촉하는 제5전극(96)과 상기 제2게이트 구조(31′)의 일부와 접촉하는 제6전극(97)을 형성하는 단계를 포함하는 절연 게이트 전계 효과 트랜지스터의 부임계 스윙을 설정하는 방법.
  3. 제1전도형의 제1도프된 부분을 갖는 제1전도형 반도체 기판(1)과, 적어도 제1도프된 부분(25)위에 배치되고 제1 및 제2측을 갖는 제1게이트 구조(29′)와, 상기 제1게이트 구조(29′)의 제1측에 정렬되고 상기 제1게이트 구조(29′) 아래로 연장되고 상기 제1도프된 부분(25)에 인접하는 상기 반도체 기판(11)내의 제1도펀트 영역(34)과, 상기 제1도펀트 영역(34)내에 포함된 제2도펀트 영역(48)과, 상기 제1게이트 구조(29′)의 제2측에 정렬되는 제3도펀트 영역(49)과, 상기 제2도펀트 영역(48)에 접촉된 제1전극(56)과, 상기 제3도펀트 영역(49)에 접촉된 제2전극(57)과, 상기 제1게이트 구조(29′)에 접촉한 제3전극(61)을 포함하는 절연 게이트 반도체 디바이스(10).
  4. 주 표면(12)을 갖는 제1전도형의 반도체 기판(11)을 제공하는 단계와, 상기 반도체 기판(11)의 제1영역(13)의 제1부분(25)을 도핑하는 단계와, 상기 반도체 기판(11)의 제1영역(13)의 도프된 제1부분(25)위에 제1 및 제2측을 갖는 제1게이트 구조(29′)를 형성하는 단계와, 상기 게이트 구조(29′)의 제1측에 정렬되고 상기 제1게이트 구조(29′)의 제1부분 아래로 연장되며 상기 반도체 기판(11)의 제1영역(13)의 도프된 제1부분(25)과 인접한 제1도펀트 영역(74)을 상기 반도체 기판 내에 형성하는 단계와, 상기 제1도펀트 영역(74)내로 제2도펀트 영역(83)을 형성하는 단계와, 상기 제1도펀트 구조(29′)의 제2측에 정렬된 제3도펀트 영역(84)을 상기 반도체 기관(11)에 형성하는 단계와, 상기 제2도펀트 영역(83)에 접촉한 제1전극(91)을 형성하는 단계와, 상기 제3도펀트 영역(84)에 접촉한 제2전극(92)을 형성하는 단계와, 상기 제1게이트 구조(29′)에 접촉한 제3전극(96)을 형성하는 단계를 포함하는 절연 게이트 전계 효과 트랜지스터(10)를 제조하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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