KR100474026B1 - Dram패스트랜지스터 - Google Patents

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KR100474026B1
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

임계치 조절 주입량(dose)과 기판 바이어스 간에 제곱근 관계를 갖는 1-트랜지스터 다이내믹 랜덤 액세스 메모리(DRAM) 집적 회로를 위한 패스 트랜지스터가 제공된다.

Description

ＤＲＡＭ 패스 트랜지스터 {DRAM PASS TRANSISTORS}
본 발명은 전자 소자에 관한 것으로, 보다 구체적으로는 다이내믹 랜덤 액세스 메모리(DRAM) 집적 회로에 관한 것이다.
디지털 컴퓨터에 사용되는 주 메모리는 비용과 속도를 고려해서 전형적으로 실리콘 집적 회로의 형태인 다이내믹 랜덤 액세스 메모리(DRAM)를 포함한다. DRAM은 전형적으로 행과 열로 배열되는 1비트 용량의 메모리 셀 어레이를 가지며, 각각의 셀은 충전 또는 방전되는 캐패시터에 의해 지시되는 저장된 비트를 갖는 저장 커패시터를 가진다. 절연 게이트 전계 효과 패스 트랜지스터는 저장 커패시터를 전하 감지 및 세팅 회로에 접속한다. 도 1은 DRAM 구조를 도시한다. 현재 16 메가비트[1 메가비트 = (1024)2 비트] 용량의 DRAM이 시장에서 주류를 이루며, 64 MB DRAM은 이제 막 시장에 그 모습을 드러내고 있다.
256Mb DRAM에 촛점을 맞추고 있는 설계자들은 커패시터에 저장되는 전하가 너무 급속히 누설되지 않도록 하기 위해서는 충분히 작은 임계미만 누설 전류를 가지며, 전하 감지를 실제로 행하기 위해서는 커패시터 내에 충분히 큰 전하를 저장하는 패스 트랜지스터의 고안과 같은 문제에 직면하게 된다. 예를 들어, Chatterjee등은 Pass Transistor Design Methodology for 256Mbit DRAM and Beyond, VLSI Tech. Symp.(1994)에서는 기판 바이어스가 -1 볼트이고 전원이 2.5 볼트인 경우의 실험적인 입력과 설계상의 추정으로 0.3㎛ 게이트 길이 트랜지스터가 최적으로 85 Å 게이트 산화물 두께와 2.7× 1017/cm3의 채널 도핑 농도를 가짐을 보여준다.
본 발명은, 어레이 소자의 성능 변화의 주 원인이 리소그래피와 에칭 처리에서의 변동에 따른 게이트 길이인 경우, 입력 설계 파라미터 값들을 관련시킴으로써 DRAM 패스 트랜지스터 설계를 제공한다.
이러한 설계는 소자의 성능을 유지하면서 높은 수율을 가능하게 해주는 이점을 가진다.
개요
도 1a는 1-비트 메모리 셀 어레이(단일의 확대된 셀이 도시되어 있다)를 갖는 DRAM과 주변 회로를 도시한다. 도 1b는 MOSFET 패스 트랜지스터와 저장 커패시터를 갖는 단일 메모리 셀을 도시한다. 패스 트랜지스터의 2개 사양(저장 커패시터 충전 중의 임계미만 누설 전류 IOFF와 임계 전압)이 설계상의 주요 문제점이며, 게이트 길이, 게이트 산화물 두께, 기판 바이어스, 및 주어진 기판 농도에 대한 임계 조절 주입 불순물 양에 관점에서 본 채널 도핑 프로파일이라는 트랜지스터 설계 파라미터들의 4차원 공간에서의 "허용가능" 영역을 정의한다. 허용가능 영역은 실험 데이타와 이론적 추정에 근거한 것이다. 특히, 도 2는 게이트 길이와 주입량이 주어진 기판 바이어스와 게이트 산화물 두께에 대한 가변적인 요소인 허용가능 영역의 2차원 단면을 도시한다.
허용가능 영역의 단면도는 특정 트랜지스터에 대한 설계 파라미터를 제공한다.
방법
양호한 실시예에서 제조가능한 DRAM을 제조하기엔 너무 좁은 범위의 패스 트랜지스터 제조 파라미터들을 발견하게 된다. 패스 트랜지스터 설계 도중에 여러 성능 특성이 제한되어야만 한다. DRAM 셀에 대한 성능상의 주요 제약들 중 하나가 셀 누설에 관한 것이다. 셀 누설에는 다음과 같은 3 부분이 포함된다: 임계 미만 누설(IOFF), 게이트 근원 드레인 누설(GIDL), 및 다이오드 누설. 게이트 길이가 길어짐에 따라 제한 메카니즘은 IOFF가 된다. 따라서, 설계 목표는 IOFF를 허용가능값 이하로 유지하는 것이다. 마찬가지로, 두 번째 설계 목표는 저장 노드(캐패시터)가 패스 트랜지스터를 통해 충전되는 전압이 비트 라인이 전원 공급 전압 VCC로 프리챠지될 때 비트라인의 전압의 최소한의 일부, 예를 들어, 80%가 되도록 하는 것이다.
게이트 산화물의 신뢰성과 무결성에도 역시 제약이 따른다. 동작 조건하에 게이트 산화물 내의 전계의 최대 값은 산화물 신뢰성과 수율을 고려하여 선택된다. 양호한 실시예에서는 최대 전계가 시간 의존적인 유전 파괴에 대해 실험적으로 유도된 10년 수명보다 작은 4 MV/cm를 선택했다. 서로 다른 산화물 두께에 대해 고려된 동작 전계는 다음과 같다.
게이트 산화물(Å) 동작 전계(MV/cm)
77 4.46
85 4.45
96 4.13
103 3.93
최대 전계에 부과된 제약외에도, 부트스트랩 회로의 능력에 따라 최대 부스트된 워드라인 전압이 실제적인 제약을 받는다. 양호한 실시예서는 선택된 2.5볼트 전원 전압에 대해 1.5×VCC = 3.75 볼트의 제약이 취해졌다. 256Mb 또는 1Gb DRAM에 대해 명목 게이트 길이 0.3과 0.25㎛가 선택되었다.
제조가능성 문제는 성능 특성과 결함 소자를 제조할 가능성을 고려하여 설계된 소자에 대해 입력 설계 파라미터 값을 출력 장점에 관련시킨다. 설계 파라미터들의 개수는 상당히 많을 수 있고 설계 문제를 어렵게 할 수 있기 때문에, 양호한 실시예에서는 다음과 같은 4개의 입력 설계 파라미터들로 제한할 것이다: 게이트 길이(L), 게이트 산화물 두께, 임계 주입량(VTdose), 및 백(기판) 바이어스 전압(Vbb). 게이트 길이는 주로 단-채널(short-channel) 효과때문에 DRAM 패스 트랜지스터 설계에 영향을 미친다. 얇은 게이트 산화물은 패스 트랜지스터를 턴온시키는데 사용되는 최대 워드라인 전압을 제한시킬 수 있어 저장되는 전하를 제한시킬 수 있다. VTdose는 패스 트랜지스터의 플랫 대역 전압과 임계치 전압에 주로 영향을 미치는 프로세스 파라미터이다. Vbb는 2가지 방식으로 패스 트랜지스터 특성에 영향을 미친다. 하나는 IOFF를 감소시키는데 유익한 임계미만 스윙을 개선시키는 것이고, 또 하나는 L이 감소함에 따라 보다 급속히 IOFF가 증가하므로 불리한 결과를 초래하는 단-채널 효과를 감소키는 것이다.
가변적인 Vbb는 이산적이며, 0, -1, 및 -2볼트의 값을 가지도록 제한된다. 게이트 산화물 두께는 77Å, 85Å, 및 96Å의 3가지 값으로 실험적으로 제한된다. VTdose는 2.0×1012 붕소 이온/cm2 내지 8.0×1012 붕소 이온/cm2 을 20KeV의 주입 에너지로 약 1×1015/cm3의 도핑 농도를 갖는 p-형 실리콘 기판에 주입하도록 한다. 이 범위의 주입량은 기판의 상부 100㎚까지의 도핑 농도를 대략 2.0-8.0×1017/cm3로까지 증가시킨다. 설계된 트랜지스터는 0.03㎀/㎛보다 작은 IOFF와 최소한 0.8×VCC의 VCH의 성능 특성을 가질 것이다.
도 1b를 참조하여, 메모리 셀에 "1"을 기입한다고 가정하자. 저장 커패시터는 초기에 0볼트이고 비트라인 전압은 2.5 볼트(VCC)라고 가정하자. 워드라인 전압이 하이(HIGH)[3.75볼트 또는 게이트 산화물에 의해 허용된 최대 전압)로 상승할 때, 패스 트랜지스터의 목적은 저장 노드를 2.5볼트의 비트라인 전압으로까지 충전하는 것이다. 그러나, 일단 게이트-대-소오스 전압이 패스 트랜지스터의 임계 전압보다 작아지면, 저장 커패시터 전위는 실제적으로 상승을 멈춘다. 이 경우에, 게이트-대-소오스 전압은 도 1b에 도시된 바와 같이 워드라인 전압과 저장 커패시터 전압간의 차가 된다. 저장 커패시터 전압은 사실상 패스 트랜지스터에 대한 추가 백 바이어스이기 때문에, 이 임계 전압은 공칭 임계 전압보다 높음에 주목해야 한다. 즉, VW1이 워드라인 전압이고, VTsp가 하이(VCC) 소오스 전위에 대응하는 임계 전압일 때 VCH = VW1-VTsp이다. 이로써, VTdose는 Vbb-V cc의 고정 백 바이어스 임계 전압이다. 따라서, VCH에 관한 제약은 VTsp의 단일의 실험적 측정치로부터 유도된다.
입력 설계 파라미터들의 여러가지 값에 대한 4개의 입력 설계 파라미터(게이트 길이, 게이트 산화물 두께, VTdose, 및 Vbb)들의 함수로서 IOFF와 VTsp를 얻기 위해 2.5볼트 전원을 사용한 실험 트랜지스터가 사용되었다. 시뮬레이션에 의해 실험결과가 채워지고 외삽되었다. 실험 트랜지스터는 10-15 ohm-cm p-형(100) 실리콘 상의 n-채널 MOSFET 트랜지스터였고, 이들 트랜지스터들은 추가적인 소오스/드레인 주입이 없이 비소가 저농도로 도핑된 드레인(주입량 4×1013/cm2)을 가졌고, 비소 주입은 900℃에서 20분간 어닐링(annealing)되었다.
제조가능성에 대한 DRAM 패스 트랜지스터의 설계 문제는 설계 파라미터들의 주어진 가변성에 대해 성능 특성 한계(IOFF와 VTsp 한계)를 만족시키기 위해 DRAM의 패스 트랜지스터의 어떠한 오동작 가능성을 최소화할 입력 설계 파라미터 값들(L, VTdose, 게이트 산화물 두께, Vbb)을 결정하는데까지 이른다. 각각의 입력 설계 파라미터들은 그 명목(설계)값에 대해 잠정적인 가변성을 가져, 4-차원 입력 설계 파라미터 공간은 실제 패스 트랜지스터 파라미터값의 분포를 나타내는 (임의적인 가변치로서의 4개의 입력 설계 파라미터들에 의해 제한되는) 결합 확률 밀도를 가진다. 성능 특성 제한(IOFF와 VTsp)를 만족하는 패스 트랜지스터를 정의하는 4차원 공간의 점들은 허용가능 영역들을 정의하고, 따라서, 허용가능 영역에 걸친 결합 확률 밀도의 적분값이 설계된 각 명목 입력 설계 파라미트들 값으로 제조된 허용가능한 패스 트랜지스터들의 제조 확률을 제공한다.
허용가능 영역은 특정의 입력 설계 파라미터 값에 대해 한 세트의 패스 트랜지스터를 우선 제조하고 IOFF와 VTsp를 측정함으로써 결정되었다. 다음으로, 다른 입력 파라미터 값들과 보간 및 외삽하기 위해 반응 표면 모델(response surface model)을 사용하였다. 도 2는 85Å의 게이트 산화물 두께와 -1볼트의 Vbb를 정의하는 2차원 단면을 도시한다. 도 2의 상한은 VCH 성능 제한에 대응하고 하한은 IOFF 성능 제한에 대응한다.
사양을 만족시키는 256Mb DRAM을 위해, 228개의 모든 패스 트랜지스터들이 규정된 성능 특성을 만족시켜야 한다. 이것은 이러한 DRAM을 위한 파라미터적 불량품 확률이 매우 작아야 함을 의미한다. 따라서, 수율을 산정하는데 있어서의 에러들은 매우 작아야 한다. 이것은 결합 확률 밀도의 직접적인 계산을 위해 대단히 많은 계산이 필요하다는 것을 의미한다.
256Mb DRAM 패스 트랜지스터를 위한 입력 설계 파라미터들 중, 양호한 실시예에서는 출력 성능 특성에서의 통계적인 가변성에 대한 지배적인 파라미터로서 게이트 길이 L이 선택되었다. 이것은 VTsp와 IOFF가 L의 편차에 가장 민감한 곳에서 L이 가장 지배적인 요인이기 때문에, 비용과 성능의 이점은 항상 이와 같은 단기간의 가장 가능한 목표를 향해 기술 개발을 유도하기 때문이다. 도2를 다시 참조한다. 짧은 게이트 길이는 더 높은 팩킹 밀도뿐만 아니라 더 높은 성능상의 이점을 가지기 때문에 다이당 가격이 더 낮아진다. 따라서, DRAM에서, 회로의 많은 부분이 메모리 어레이일 때, 어레이 패스 트랜지스터의 목표 게이트 길이는 패터닝 능력의 한계까지 정해진다. 그 결과 게이트 길이 편차에 대한 민감성이 증가된다. 트랜지스터가 최고 성능을 내도록 최적화되는 방법에 있어서, 게이트 길이 편차에 대한 여유가 거의 없기 때문에 그 설계는 제조 능력이 떨어진다. 따라서, 양호한 실시예는 성능 특성 한계를 만족하면서 게이트 길이의 허용가능한 편차 폭을 최대화하도록 다른 입력 설계 변수들을 위치시킨다. 따라서, 양호한 실시예는 L방향의 거리로서 주어진 세트의 명목 입력 설계 파라미터 값을 위한 Lm을 허용가능 영역의 가장 가까운 경계로 제한한다. Lm은 도2에 도시된 허용가능 영역에 대해 지시되어 있다. 1차원 관점으로부터, Lm이 클수록 L의 편차에 따른 설계 민감성은 작아지며 결과도 커지게 된다도 말할 수 있다.
256Mb 내의 전체 228 패스 트랜지스터 모두가 사양을 만족할 것을 보장하기 위해, Lm은 0.016㎛의 추정된 L 표준 편차의 5배인 최소한 0.08㎛이어야 한다.
99%보다 큰 수율의 기대값를 위해 5배의 표준 편차가 선택되었다. 3배의 표준 편차는 특정의 단일 패스 트랜지스터가 동작할 99% 확률을 줄 것이며, 228개 모두의 패스 트랜지스터는 독립적이지 않게 되어 추가적인 2배의 표준 편차가 추가되어 교차 다이 편차를 보상하였다. 이후에 결과 설계를 보일 것이다.
목표 게이트 길이 0.3㎛
제1 양호한 실시예의 패스 트랜지스터는 0.3㎛의 목표 게이트 길이를 가진다. 0.3㎀/㎛보다 작은 IOFF와 적어도 0.8VDD의 VCH의 허용가능 영역은 각각 0, -1, 및 -2볼트의 기판 바이어스에 대하여 도 3a-c에 도시된 Lm 및 VTdose 관계를 생성한다. 각각의 도면은 3개의 게이트 산화물 두께 77Å, 85Å, 및 96Å에 대한 Lm-VTdose 관계를 도시한다. VTdose는 상당히 정확히 제어될 수 있기 때문에, 리소그래픽으로 정해진 게이트 길이의 변동은 가변성을 지배하여 양호한 실시예는 패스 트랜지스터 입력 설계 파라미터 값을 정하기 위해 최대의 Lm을 취한다. 사실상, 도 3a-c로부터, 설계는 77Å-85Å 범위 내에서 거의 동일한 Lm을 갖는 것처럼 보인다. 다음의 표는 1012 도펀트/㎠ 단위의 최대 Lm에 대응하는 VTdose를 도시한다.
Vbb 77Å 85Å
0 3.0 4.8
-1 2.3 3.8
-2 1.9 3.3
따라서, VTdose는 약 77Å-85Å 범위 내의 제1 (선형적인) 근사치에서 게이트 산화물 두께 TOX에 다음과 같이 관련된다.
VTdose = -1.0 + (TOX-59)(0.225 - 0.04
Figure PAT00001
이들 경우에 대한 Lm은 모두 0.1 이상이며, 따라서 설계는 다른 고려사항들의 관점에서 보다 튼튼하게 만들어질 수 있다. 특히, 도 3a-c는 Lm-VTdose 관계의 피크와 게이트 산화물 두께에서의 변화는 Lm을 최대로 유지하기 위해 VTdose 내에 대응적으로 큰 변화를 요구하여, 게이트 산화물 두께에서의 부정확성이 문제가 될 수 있다는 것을 도시한다. Lm의 요건을 최대가 아니라 0.08㎛로 낮추게 되면, Lm-VTdose 관계에서 덜 가파른 경사를 가지며 Lm=0.08에 VTdose의 중심을 위치시키는 85A의 게이트 산화물 두께를 선택함으로써 목표 게이트 길이 부정확성에 대한 보상을 허용한다. Vbb = -1에 대한 이러한 접근은 VTdose 창을 최대화시키는 발명의 배경에서 인용된 Chatterjee등에 나타난다. Vbb = 0에 대한 대응하는 결과는 4.2×1012/㎠의 VTdose이다.
큰 Lm의 대안적인 사용은 VCH를 증가시키는 것이다. 특히, 도 4a-c는 Vbb는 각각 0, -1, 및 -2 볼트이고, VCH=0.85VCC일 때 Lm-VTdose를 도시한다. 다시 한번, 각각의 도면은 3개의 게이트 산화물 두께 77Å, 85Å, 및 96Å를 도시한다. VCH의 이러한 대안적인 증가에서, Lm은 77Å의 게이트 산화물 두께에 대해 극적으로 강하하고, 85Å 두께는 3개 모두의 기판 바이어스에 대해 Lm을 0.08 이상으로 만든다. 사실상, 최대의 Lm과 Vbb = 0에서의 VTdose는 VCH가 0.8에서 0.08VCC로 증가할 때 4.0×1012/㎠에서 4.7×1012/㎠로 증가한다.
게이트 길이 목표 0.25㎛
제2 양호한 실시예의 패스 트랜지스터는 0.25㎛의 목표 게이트 길이를 가진다. 0.3㎀/㎛이하의 IOFF와 적어도 0.8 VDD의 VCH의 허용가능 영역은 각각 0, -1, 및 -2 볼트의 기판 바이어스에 대해 도 5a-c에 도시된 Lm 및 VTdose관계를 도시한다. 앞에서와 같이, 각각의 도면은 3개의 게이트 산화물 두께 77Å, 85Å, 및 96Å에 대한 Lm-VTdose를 도시한다. 다시 한번, VTdose는 상당히 정확히 조절될 수 있기 때문에, 리소그래픽으로 정해진 게이트 길이의 변동이 가변성을 지배하고, 따라서 최대 Lm은 패스 트랜지스터 설계 파라미터들을 정한다. 도 5a-c는 게이트 길이 77Å와 Vbb = -1일 때 각각의 기판 바이어스에 대한 최대 Lm이 거의 0.06㎛인 목표 게이트 길이 77Å 또는 85Å의 설계가 적정한 것을 의미한다. 다시 한번, VTdose(x 1012/㎠)는 Vbb의 함수이다.
Vbb 77Å 85Å
0 3.4 5.1
-1 2.7 4.1
-2 2.3 3.5
따라서, Vbb 근사의 제곱근 값이 다시 한번 사용될 수 있다.
VTdose = -0.37 + (TOX-59)(0.21-0.04
Figure PAT00002
)
이 근사의 곱셈 인자는 L=0.3㎛ 경우에 가까우나, 추가 정수는 예상대로 상당히 변화한다.
수정
양호한 실시예는 게이트 길이와 게이트 산화물 두께가 변동할 때 -Vbb의 제곱근에 의존하는 VTdose의 하나 이상의 특징을 보존하면서 다양한 방식으로 변경될 수 있다. 예를 들어, 1.8 볼트, 1.5 볼트와 같은 서로 다른 전원 전압 VCC; 실험적 한계치보다 작은 3.0-3.5 MV/㎝와 같은 게이트 산화물 내의 서로 다른 최대 전계; 서로 다른 게이트 산화물 두께 등이다.
본 발명은, 어레이 소자의 성능 변화의 주 원인이 리소그래피와 에칭에서의 오차에 따른 게이트 길이가 변화할 때, 입력 설계 파라미터 값들을 관련시킴으로써 DRAM 패스 트랜지스터 설계를 제공함으로써 소자의 성능을 유지하면서 높은 수율을 가능하게 해주는 이점을 가진다.
도 1a-b는 DRAM 레이아웃과 단일 메모리 셀을 도시하는 도면.
도 2는 허용가능 영역(acceptability region)의 단면도.
도 3a-c는 제1 양호한 실시예의 설계도.
도 4a-c는 제2 양호한 실시예의 설계도.
도 5a-c는 제3 양호한 실시예의 설계도.
<도면의 주요 부분에 대한 부호의 설명>
IOFF : 임계미만 누설 전류
TOX : 게이트 산화물 두께
Vbb : 기판 바이어스 전압

Claims (2)

  1. 다이내믹 메모리 집적 회로에 있어서,
    n-채널 MOSFET 패스 트랜지스터들과 대응하는 저장 노드의 어레이; 및
    주변 회로
    를 포함하며,
    상기 패스 트랜지스터들의 각각은 약 0.3㎛의 게이트 길이, 및 관계식 VTdose = -1.0 + (TOX-59)(0.225-0.04
    Figure PAT00003
    )으로 표현되는 게이트 산화물 두께(TOX)와 동작 기판 바이어스(Vbb)에 관련되는 임계 조절 도펀트 양(VTdose)을 갖고 있으며, 여기서, VTdose의 단위는 1012 도펀트/㎠, TOX의 단위는 옹스트롱, 및 V bb의 단위는 볼트인 것을 특징으로 하는 다이내믹 메모리 집적 회로.
  2. 다이내믹 메모리 집적 회로에 있어서,
    n-채널 MOSFET 패스 트랜지스터들과 대응하는 저장 노드의 어레이; 및
    주변 회로
    를 포함하며,
    상기 패스 트랜지스터들의 각각은 약 0.25㎛의 게이트 길이, 및 관계식 VTdose = -0.37 + (TOX-59)(0.21-0.04
    Figure PAT00004
    )로 표현되는 게이트 산화물 두께(TOX)와 동작 기판 바이어스(Vbb)에 관련된 임계 조절 도펀트 양(VTdose)을 갖고 있으며, 여기서, VTdose의 단위는 1012 도펀트/㎠, TOX의 단위는 옹스트롱, 및 Vbb 의 단위는 볼트인 것을 특징으로 하는 다이내믹 메모리 집적 회로.
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