KR950034803A - 반도체 디바이스 - Google Patents

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KR950034803A
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헤르매누스 월리 피에르
마리아 하트 코넬리스
Original Assignee
에프. 제이. 스미트
필립스 일렉트로닉스 엔. 브이.
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Abstract

본 발명은 행과 열로 정렬되는 메모리 소자의 시스템에 표면에 제공되는 반도체 몸체를 갖는 반도체 메모리에 관한 것이다. 어드레스를 위해, 표면은 서로 인접하는 나란한 선택 라인(4)의 시스템을 구비하며 각각은 한 단부에서 선택 라인과 주변 전자장치간의 연결이 개방 또는 폐쇄될 수 있는 선택 트랜지스터(19)에 결합된다. 예를 들어, 이 트랜지스터들은 선택 라인 자체내에 형성되는 박막 트랜지스터이다. 이러한 결과로서, 선택라인 및 매트릭스 내 메모리 소자는 또한 최소 피치를 구비할 수 있다.

Description

반도체 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 디바이스의 제1실시예의 회로도, 제2도는 비트 라인을 따라 절단한 본 발명 디바이스내 메모리의 단면도, 제3도는 워드 라인을 따라 절단한 본 발명 메모리의 단면도.

Claims (13)

  1. 행과 열로 정령되는 메모리 소자의 시스템과 상기 메모리 소자를 어드레스하기 위한 행 또는 열도체를 형성하고 상기 도체와 주변 전자장치 사이의 상기 연결이 폐쇄 또는 개방될 수 있는 선택 트랜지스터가 단부에 각각 연결되는 서로 인접하고, 나란한 선택 라인의 시스템이 표면에 제공되는 반도체 몸체를 갖는 반도체 디바이스로서, 상기 선택 트랜지스터는 상기 반도체 몸체를 커버하는 절연층상에 제공되는 반도체층을 갖는 박막전계 효과 트랜지스터가 형성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 도체 각각은 도핑된 실리콘의 도체 트랙을 포함하고, 상기 선택 트랜지스터는 소스 및 드레인 영역이 상기 도핑된 실리콘의 도체 트랙내에 실현되는 전계 효과 트랜지스터에 의해 형성되는 반면에, 상기 소스 및 상기 드레인 영역 사이에 위치되는 상기 도체의 상기 부분은 상기 트랜지스터의 상기 채널 영역을 형성하고, 상기 채널 영역은 절연층에 의해 게이트 전극으로부터 분리되는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 선택 트랜지스터의 상기 소스 영역 및 드레인 영역과 상기 도체의 상기 실리콘은 이후 제1도전형으로 언급되는 동일한 도전형인 것을 특징으로 하는 반도체 디바이스.
  4. 제2 또는 3항에 있어서, 상기 선택 트랜지스터의 상기 소스 및 드레인 영역과 상기 채널 영역은 상기 도체 트랙의 전체 폭 이상으로 연장되는 것을 특징으로 하는 반도체 디바이스.
  5. 전술한 항중 어느 한 항에 있어서, 상호 인접 도체는 전기 절연체의 중간삽입층에 의해 서로 전기적으로 절연되는 것을 특징으로 하는 반도체 디바이스.
  6. 제2 내지 5항 중 어느 한 항에 있어서, 상기 도체 트랙은 상기 선택 트랜지스터의 상기 영역에서 상기 절연층에 의해 상기 반도체 몸체로부터 전기적으로 절연되고, 상기 게이트 전극은 상기 반도체 몸체의 표면 영역에 의해 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제2 내지 5항중 어느 한항에 있어서, 상기 게이트 전극은 상기 반도체 몸체와 상기 선택 트랜지스터의 상기 소스 및 드레인 영역과 상기 채널 영역이 정의되는 상기 도체 트랙의 상기 부분 사이에 위치되는 도전층에 의해 형성되는 것을 특징으로 하는 반도체 디바이스.
  8. 제2 내지 7항중 어느 한항에 있어서, 상기 도체는 각각의 메모리 소자가 전계 효과 트랜지스터의 채널위에 제공되는 부동 게이트와 상기 워드 라인에 도전적으로 연결되는 제어 게이트를 갖는 상기 전계효과 트랜지스터를 포함하는 비소멸성 프로그램 가능 메모리의 워드 라인을 형성하는 것을 특징으로 하는 반도체 디바이스.
  9. 제7항에만 종속되는 제8항에 있어서, 상기 선택 트랜지스터의 상기 게이트 전극 및 상기 메모리 소자의 상기 부동 게이트는 공통 도전층으로부터 제조되는 것을 특징으로 하는 반도체 디바이스.
  10. 제8 또는 9항에 있어서, 상기 비소멸성 메모리는 플래쉬-EPROM을 형성하는 것을 특징으로 하는 반도체 디바이스.
  11. 제2내지 7항중 어느 한항에 있어서, 상기 도체 각각은 프로그램가능 판독 전용 메모리의 워드 또는 비트 라인을 형성하는 동시에, 상기 도체는 상기 표면에서 볼때 상기 반도체 몸체내에서 정의되는 도전형과 반대이고, 서로 나란하게 노형지며, 서로 전기적으로 절연되는 제2의 스트립형 표면 영역을 가로지르며, 이와 같이 선택된 두께를 갖는 중간삽입 절연층에 의해 이들 표면 영역으로부터 분리되는 제1도전형의 다결정 실리콘 도체트랙에 의해 형성되며, 선택 행도체와 선택 표면 영역 사이에 충분한 고전압이 인가되는 경우, 절연파괴는 상기 행도체와 상기 반도체 몸체내 상기 표면 영역사이의 pn접합 구조 아래의 교차점(crossing point) 표면 영역에서 상기 절연층 양단간에 발생하는 것을 특징으로 하는 반도체 디바이스.
  12. 전술한 항중 어느 한 항에 있어서, 상기 도체는 상기 선택 트랜지스터를 경유해 디코드 회로에 연결되는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서, 상기 디코드 회로는 적어도 부분적으로 상기 도체의 연장을 형성하는 상기 도체 트랙의 일부에 또한 제공되는 하나 이상의 절연게이트 트랜지스터를 포함하는 것을 특징으로 하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950001722A 1994-01-31 1995-01-28 반도체 디바이스 KR950034803A (ko)

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