JP2016009738A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】積層体の形状制御に優れた半導体記憶装置の製造方法を提供する。
【解決手段】複数層の第1加工膜と、それぞれが第1加工膜の間に設けられた複数層の第2加工膜とを有する積層体の一部を複数のライン部を有するくし形パターンにする第1のスリットと、くし形パターンを閉じたパターンで囲む第2のスリットとを、積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する。
【選択図】図10
【解決手段】複数層の第1加工膜と、それぞれが第1加工膜の間に設けられた複数層の第2加工膜とを有する積層体の一部を複数のライン部を有するくし形パターンにする第1のスリットと、くし形パターンを閉じたパターンで囲む第2のスリットとを、積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する。
【選択図】図10
Description
本発明の実施形態は、半導体記憶装置の製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた3次元構造のメモリデバイスが提案されている。
そのような3次元デバイスにおける複数層の電極層と複数層の絶縁層とを含む積層体に対しては、例えばRIE(Reactive Ion Etching)法で、スリットおよびメモリホールが形成される。このときのエッチングには、高い形状制御性が求められる。
本発明の実施形態は、積層体の形状制御に優れた半導体記憶装置の製造方法を提供する。
実施形態によれば、半導体記憶装置の製造方法は、基板上に、複数層の第1加工膜と、それぞれが前記第1加工膜の間に設けられた複数層の第2加工膜とを有する積層体を形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記積層体の一部を、第1の方向に分離され、前記第1の方向に対して交差する第2の方向に延びる複数のライン部を有するくし形パターンにする第1のスリットと、前記くし形パターンを閉じたパターンで囲む第2のスリットとを、前記積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記積層体の前記ライン部に、ホールを形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記ホール内にメモリ膜およびチャネルボディを形成する工程を備えている。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1は、メモリセルアレイ1の模式斜視図である。なお、図1においては、図を見易くするために、電極間絶縁層、絶縁分離膜などの図示については省略している。
図1において、相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向(XY面)に対して直交し、複数層の電極層WLが積層された方向をZ方向(積層方向)とする。
メモリセルアレイ1は、複数のメモリストリングMSを有する。図2は、メモリストリングMSの模式断面図である。図2は、図1におけるYZ面に平行な断面を表す。
メモリセルアレイ1は、電極層WLと絶縁層40とがそれぞれ1層ずつ交互に複数層積層された積層体を有する。電極層WLの間に絶縁層40が設けられている。この積層体は、下部ゲート層としてのバックゲートBG上に設けられている。なお、図に示す電極層WLの層数は一例であって、電極層WLの層数は任意である。バックゲートBGは、基板10上に絶縁層45を介して設けられている。
バックゲートBG及び電極層WLは、シリコンを主成分として含む層である。さらに、バックゲートBG及び電極層WLは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層WLは、金属シリサイドを含んでいてもよい。絶縁層40は、例えば酸化シリコンを主に含む。
1つのメモリストリングMSは、Z方向に延びる一対の柱状部CLと、一対の柱状部CLのそれぞれの下端を連結する連結部JPとを有するU字状に形成されている。柱状部CLは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートBGに達している。
U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択ゲートSGDが設けられ、他方の上端部にはソース側選択ゲートSGSが設けられている。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、最上層の電極層WL上に層間絶縁層43を介して設けられている。
ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
上部選択ゲートとしてのドレイン側選択ゲートSGD及びソース側選択ゲートSGS、および下部選択ゲートとしてのバックゲートBGは、1層の電極層WLよりも厚い。
ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、絶縁分離膜47によって、Y方向に分離されている。ドレイン側選択ゲートSGDの下の積層体と、ソース側選択ゲートSGSの下の積層体は、絶縁分離膜46によってY方向に分離されている。すなわち、メモリストリングMSの一対の柱状部CL間の積層体は、絶縁分離膜46、47によってY方向に分離されている。
ソース側選択ゲートSGS上には、絶縁層44を介して、図1に示すソース線(例えば金属膜)SLが設けられている。ドレイン側選択ゲートSGD上及びソース線SL上には、絶縁層44を介して、図1に示す複数本のビット線(例えば金属膜)BLが設けられている。各ビット線BLはY方向に延在している。
図3は、柱状部CLの一部の拡大模式断面図である。
柱状部CLは、複数層の電極層WL、複数層の絶縁層40、およびバックゲートBGを含む積層体内に形成されるU字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20の不純物濃度は、電極層WLの不純物濃度よりも低い。
メモリホールの内壁とチャネルボディ20との間には、メモリ膜30が設けられている。メモリ膜30は、ブロック絶縁膜35と電荷蓄積膜32とトンネル絶縁膜31とを有する。
電極層WLとチャネルボディ20との間に、電極層WL側から順にブロック絶縁膜35、電荷蓄積膜32、およびトンネル絶縁膜31が設けられている。
チャネルボディ20は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ20の外周面を囲むようにメモリ膜30が積層体の積層方向に延びつつ筒状に設けられている。電極層WLはメモリ膜30を介してチャネルボディ20の周囲を囲んでいる。また、チャネルボディ20の内側には、コア絶縁膜50が設けられている。コア絶縁膜50は、例えばシリコン酸化膜である。
ブロック絶縁膜35は電極層WLに接し、トンネル絶縁膜31はチャネルボディ20に接し、ブロック絶縁膜35とトンネル絶縁膜31との間に電荷蓄積膜32が設けられている。
チャネルボディ20はメモリセルにおけるチャネルとして機能し、電極層WLはメモリセルのコントロールゲートとして機能する。電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
トンネル絶縁膜31は、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。トンネル絶縁膜31は、例えばシリコン酸化膜である。
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜(ONO膜)を用いてもよい。トンネル絶縁膜としてONO膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁膜35は、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ブロック絶縁膜35は、電極層WLに接して設けられたキャップ膜34と、キャップ膜34と電荷蓄積膜32との間に設けられたブロック膜33とを有する。
ブロック膜33は、例えば、シリコン酸化膜である。キャップ膜34は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜34を電極層WLに接して設けることで、消去時に電極層WLから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜35として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図1、2に示すように、U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択トランジスタSTDが設けられ、他方の上端部にはソース側選択トランジスタSTSが設けられている。
メモリセル、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSは、積層体の積層方向(Z方向)に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極(コントロールゲート)として機能する。ドレイン側選択ゲートSGDとチャネルボディ20との間には、ドレイン側選択トランジスタSTDのゲート絶縁膜として機能する絶縁膜51(図2)が設けられている。ドレイン側選択トランジスタSTDのチャネルボディ20は、ドレイン側選択ゲートSGDの上方で、ビット線BLと接続されている。
ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極(コントロールゲート)として機能する。ソース側選択ゲートSGSとチャネルボディ20との間には、ソース側選択トランジスタSTSのゲート絶縁膜として機能する絶縁膜52(図2)が設けられている。ソース側選択トランジスタSTSのチャネルボディ20は、ソース側選択ゲートSGSの上方で、ソース線SLと接続されている。
メモリストリングMSの連結部JPには、バックゲートトランジスタBGTが設けられている。バックゲートBGは、バックゲートトランジスタBGTのゲート電極(コントロールゲート)として機能する。バックゲートBG内に設けられたメモリ膜30は、バックゲートトランジスタBGTのゲート絶縁膜として機能する。
ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。
図9は、実施形態のメモリセルアレイの模式平面図である。
電極層WL及び絶縁層40を含む積層体100の一部は、X方向に延びる複数のライン部81を有するくし形パターン80に加工される。メモリセルアレイは、後述する第2のスリット66内に形成された絶縁分離膜46によって、積層体100における他の領域や他のメモリセルアレイに対して分離されている。
絶縁分離膜46(第2のスリット66)によって閉じたパターンで囲まれた領域には、2つのくし形パターン80が組み合わさって1つのメモリセルアレイが形成されている。
一方のくし形パターン80の複数のライン部81の間に、他方のくし形パターン80のライン部81が位置している。2つのくし形パターン80の複数のライン部81は、第1のスリット65内に形成された絶縁分離膜46を挟んでY方向に配列されている。
それぞれのくし形パターン80は、端部82を有する。端部82には、各階層の電極層WLを図示しないワード配線層に接続させるための構造が設けられている。例えば、端部82において複数層の電極層WLは階段状に加工される。階段状のそれぞれの電極層WLは、プラグ電極を介して対応するワード配線層に接続される。
一方のくし形パターン80の複数のライン部81は自身の端部82から、他方のくし形パターン80の端部82に向けてX方向に延び、他方のくし形パターン80の複数のライン部81は自身の端部82から、一方のくし形パターン80の端部82に向けてX方向に延びている。したがって、端部82と端部82との間に、複数のライン部81を含むメモリセルアレイ領域が形成されている。
ライン部81には、前述したメモリストリングMSの柱状部CLが形成される。メモリセルアレイ領域に、複数の柱状部CLが配置されている。1つのメモリストリングMSを形成する1対の柱状部CLのY方向の間には、絶縁分離膜46(第2のスリット66)が介在している。
したがって、絶縁分離膜46(第2のスリット66)を挟んで位置する1対の柱状部CLの一方に形成されたメモリセルのコントロールゲート(電極層WL)と、他方に形成されたメモリセルのコントロールゲート(電極層WL)とを、それぞれ別のくし形パターン80によって独立して制御することができる。
図9には、複数の柱状部CLが例えば千鳥配列された例を示すが、複数の柱状部CLはX方向およびY方向に整列して配置されてもよい。
次に、図4〜8、10、11を参照して、実施形態の半導体記憶装置の製造方法について説明する。
図4に示すように、基板10上に絶縁層45を介してバックゲートBGが形成される。バックゲートBGには凹部が形成され、その凹部内には犠牲膜55が埋め込まれる。犠牲膜55は、例えばシリコン窒化膜である。
バックゲートBG上には、第1加工膜としての電極層WLと、第2加工膜としての絶縁層40とがそれぞれ交互に複数積層される。絶縁層40及び電極層WLは、例えばCVD(Chemical Vapor Deposition)法で形成される。
電極層WL及び絶縁層40を含む積層体100を形成した後、図5に示すように、積層体100に第1のスリット65を形成し、積層体100をY方向に分離する。
第1のスリット65によって、積層体100の一部に、図10に示す一対のくし形パターン80が形成される。第1のスリット65によって、X方向に延び、Y方向に分離して配列された複数のライン部81が形成される。
なお、このとき、一対のくし形パターン80を閉じたパターンで囲む第2のスリット66も第1のスリット65と同時に形成される。
積層体100の形成後、図11(a)に示すように、積層体100上にマスク層60が形成される。マスク層60は、リソグラフィーおよびRIE(Reactive Ion Etching)によりパターニングされ、そのパターニングされたマスク層60をマスクにしたドライエッチング(RIE)により、図11(b)に示すように、第1のスリット65および第2のスリット66が同時に形成される。
マスク層60は例えば導電性を有するカーボン層である。エッチング対象である絶縁層40の材料である酸化シリコン、および電極層WLの材料であるシリコンの両方に対してエッチング選択比のある材料であればよく、カーボン以外にも、例えばメタル系材料のマスク層60であってもよい。
マスク層(カーボン層)60は、生産性を考慮して、例えばCVD(Chemical Vapor Deposition)法で成膜される。積層体(酸化シリコンおよびシリコン)に対するエッチング選択比を高くするには、例えば650℃以上での成膜でカーボン濃度を高くすることが望ましい。したがって、マスク層(カーボン層)60は導電性をもつ。
ここで、図14(a)は、参照例のくし形パターン80のレイアウトを示す。この例では、一方のくし形パターン80は、第1のスリット65によって積層体100の他の領域90から島状に分離されているのに対し、もう一方のくし形パターン80は他の領域90につながっている。
第1のスリット65によって他の領域90から分離された島状のくし形パターン80の電位はフローティングとなっている。その島状のくし形パターン80の外側の領域90はウェーハにつながっており、その外側領域90の電位はウェーハ面内の平均電位となっている。すなわち、RIE時には前述したように導電性カーボンのマスク層60が用いられることから、島状くし形パターン80の外側の領域90はウェーハ全体にわたって一様な電位をもつ。
図14(b)において、実線はウェーハ面内の平均電位を表し、破線は島状くし形パターン80の電位を表す。
ウェーハにつながっていない島状くし形パターン80の電位は、RIE時のプラズマ密度の影響により局所的に電位の高低が生じる。例えば、図14(b)に示すように、島状くし形パターン80の電位は、ウェーハの中心部ではエッジ側よりも相対的に電位が低くなる傾向がある。
したがって、図14(a)において第1のスリット65を挟んでY方向で隣り合うライン部81の間に電位差が生じ、RIE中に入射イオンが隣接ライン部81間で曲げられることにより、隣接ライン部81における片方のライン部81のみにサイドエッチングが進行しやすくなる。これにより、図15の電子顕微鏡画像に示すように、ライン部81の幅が局部的に小さくなってしまうことがある。これは、隣接するメモリホール間のショート欠陥の原因となりうる。
そこで、実施形態によれば、図10、図11(b)に示すように、複数のライン部81を形成するための第1のスリット65を形成するRIEのときに同時に、一対のくし形パターン80を閉じたパターンで囲む第2のスリット66も形成する。
したがって、Y方向に配列されたすべてのライン部81がウェーハから電気的に分離されフローティング電位となり、ライン部81はウェーハ面内の平均電位の影響を受けない。このため、Y方向で隣り合うライン部81間での電位差を上記参照例に比べて小さくでき、隣接ライン部81の片方のライン部81だけにサイドエッチングが進む現象を抑制することができる。
この結果、積層方向にわたって均一幅でライン部81を加工することができ、歩留まりを向上でき、さらにデバイスの信頼性を高めることができる。
第1のスリット65および第2のスリット66を形成した後、第1のスリット65内および第2のスリット66内に、図6、9に示すように、絶縁分離膜46が埋め込まれる。絶縁分離膜46は、例えばシリコン窒化膜である。第1のスリット65内および第2のスリット66内に同時に絶縁分離膜46が埋め込まれる。
その後、最上層の電極層WL上に、図6に示すように、絶縁層43を形成し、さらに絶縁層43上に、ドレイン側選択ゲートSGDまたはソース側選択ゲートSGSとなる上部選択ゲートSGが形成され、さらに上部選択ゲートSG上に絶縁層44が形成される。
次に、図7に示すように、積層体に複数のホール71を形成する。ホール71は、図示しないマスクを用いた例えばRIE法で形成される。
ホール71の下端は犠牲膜55に達し、ホール71のボトムに犠牲膜55が露出する。1つの犠牲膜55上には、一対のホール71が形成される。
ホール71を形成した後、ホール71を通じたエッチングにより、犠牲膜55を除去する。犠牲膜55は、例えばウェットエッチングにより除去される。
犠牲膜55の除去により、図8に示すように、バックゲートBGに形成された凹部72が現れる。1つの凹部72に対して、一対のホール71がつながっている。すなわち、一対のホール71のそれぞれの下端が1つの共通の凹部72とつながり、1つのU字状のメモリホールMHが形成される。
メモリホールMHを形成した後、メモリホールMHの内壁に、図3に示す各膜が順に形成される。
メモリホールMH内に、メモリ膜30、チャネルボディ20、およびコア絶縁膜50を形成した後、一対の柱状部CL間の上部選択ゲートSGは、図2に示すように、絶縁分離膜47によってY方向に分離される。
その後、絶縁層44上に、図1に示すソース線SL、ビット線BLなどが形成される。
例えば550℃以下のカーボン層のCVD法では、カーボン層は絶縁性をもつ。そのような絶縁性カーボンのマスク層60をスリット加工のマスクに用いてもよい。例えば、絶縁層40として酸化シリコン層、電極層WLとして金属層を用いた場合には、絶縁性カーボンは、酸化シリコンおよび金属の両方に対して高いエッチング選択比がとれる。
この場合、図12(a)に示すように、第1のスリット65よりも先に閉じたパターンの第2のスリット66をRIE法で形成する。このとき、第2のスリット66の内側の領域はマスク層60で覆われている。
そして、第2のスリット66内に、図12(b)、図13に示すように絶縁膜分離67を埋め込んだ後、再び絶縁性カーボンのマスク層60を積層体100上に形成して、そのマスク層60をパターニングした後、閉じたパターンの絶縁分離膜67(第2のスリット66)で囲まれた領域にRIE法で第1のスリット65を形成する。このとき、マスク層60は、絶縁分離膜67を覆っている。
第1のスリット65を形成するRIEのとき、Y方向に配列されたすべてのライン部81は、絶縁分離膜67によってウェーハから電気的に分離されフローティング電位となり、ライン部81はウェーハ面内の平均電位の影響を受けない。このため、Y方向で隣り合うライン部81間での電位差を上記参照例に比べて小さくでき、隣接ライン部81の片方のライン部81だけにサイドエッチングが進む現象を抑制することができる。
なお、絶縁分離膜67に隣接するライン部81の上面と、ウェーハ側領域90の上面とはマスク層60を介してつながっているが、マスク層60は絶縁性であるため、絶縁分離膜67に隣接するライン部81はウェーハ面内の平均電位の影響を受けない。
第1加工膜および第2加工膜として、互いに不純物濃度の異なるシリコン層を交互に積層してもよい。この場合、カーボン比率の高い導電性カーボン、または金属をスリット形成時のRIEのマスク層として用いることができる。
そして、不純物濃度の違いによるエッチングレート差を利用して、一方のシリコン層(例えば不純物濃度の低いシリコン層)を、スリットまたはメモリホールを通じたエッチングにより除去し、そのシリコン層が除去されたスペースに絶縁層を埋め込むことで、電極層と絶縁層とが交互に積層された積層体を形成することもできる。
あるいは、第1加工膜および第2加工膜として、シリコン窒化膜とシリコン酸化膜とを交互に積層してもよい。この場合、カーボン比率の高い導電性カーボン、または金属をスリット形成時のRIEのマスク層として用いることができる。
そして例えばシリコン窒化膜をスリットまたはメモリホールを通じたエッチングにより除去し、そのシリコン窒化膜が除去されたスペースに電極層を埋め込むことで、電極層と絶縁層とが交互に積層された積層体を形成することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
20…チャネルボディ、30…メモリ膜、40…絶縁層、46…絶縁分離膜、60…マスク層、65…第1のスリット、66…第2のスリット、80…くし形パターン、81…ライン部
Claims (6)
- 基板上に、複数層の第1加工膜と、それぞれが前記第1加工膜の間に設けられた複数層の第2加工膜とを有する積層体を形成する工程と、
前記積層体の一部を、第1の方向に分離され、前記第1の方向に対して交差する第2の方向に延びる複数のライン部を有するくし形パターンにする第1のスリットと、前記くし形パターンを閉じたパターンで囲む第2のスリットとを、前記積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する工程と、
前記積層体の前記ライン部に、ホールを形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記マスク層は導電性を有する請求項1記載の半導体記憶装置の製造方法。
- 前記マスク層はカーボン層である請求項2記載の半導体記憶装置の製造方法。
- 基板上に、複数層の第1加工膜と、それぞれが前記第1加工膜の間に設けられた複数層の第2加工膜とを有する積層体を形成する工程と、
前記積層体を貫通し、前記積層体の一部を閉じたパターンで囲む第2のスリットを形成する工程と、
前記第2のスリット内に絶縁膜を形成する工程と、
前記第2のスリットで囲まれた前記積層体の前記一部を、第1の方向に分離され、前記第1の方向に対して交差する第2の方向に延びる複数のライン部を有するくし形パターンにする第1のスリットを、前記積層体上に形成した絶縁性マスク層を用いたドライエッチングにより形成する工程と、
前記積層体の前記ライン部に、ホールを形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記マスク層はカーボン層である請求項4記載の半導体記憶装置の製造方法。
- 前記第2のスリットで囲まれた前記くし形パターンの電位はフローティングである請求項1〜5のいずれか1つに記載の半導体記憶装置の製造方法。
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