JP2529885B2 - 半導体メモリ及びその動作方法 - Google Patents
半導体メモリ及びその動作方法Info
- Publication number
- JP2529885B2 JP2529885B2 JP5817489A JP5817489A JP2529885B2 JP 2529885 B2 JP2529885 B2 JP 2529885B2 JP 5817489 A JP5817489 A JP 5817489A JP 5817489 A JP5817489 A JP 5817489A JP 2529885 B2 JP2529885 B2 JP 2529885B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- control gate
- transistor
- volatile
- charge storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000011017 operating method Methods 0.000 title 1
- 230000015654 memory Effects 0.000 claims description 81
- 230000007246 mechanism Effects 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 239000010409 thin film Substances 0.000 claims description 21
- 239000000969 carrier Substances 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 43
- 238000007667 floating Methods 0.000 description 37
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 102100037807 GATOR complex protein MIOS Human genes 0.000 description 1
- 241001191009 Gymnomyza Species 0.000 description 1
- 101000950705 Homo sapiens GATOR complex protein MIOS Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HLXGRHNZZSMNRX-UHFFFAOYSA-M sodium;3-(n-ethyl-3,5-dimethylanilino)-2-hydroxypropane-1-sulfonate Chemical compound [Na+].[O-]S(=O)(=O)CC(O)CN(CC)C1=CC(C)=CC(C)=C1 HLXGRHNZZSMNRX-UHFFFAOYSA-M 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
に応じて情報を不揮発的に記憶するための電荷蓄積機構
を有するメモリセルを集積した半導体メモリとその書き
込み方法に関する。
要に応じて情報を不揮発的に記憶する電荷蓄積機構を有
するメモリセルを集積した半導体メモリと、その書込み
方法に関する。各メモリセルの電荷蓄積機構へ情報を不
揮発的に書込む時に、揮発的に仮書込みを各メモリセル
に対して行った後に、それらを一括して各メモリセルの
電荷蓄積機構に不揮発的に書むための書込み方法であ
り、各メモリセルへの不揮発的な情報書込みを一括して
行うので、短時間で各メモリセルに情報を不揮発的に書
込むことができる。
択的におのおののメモリセルに情報の書き込み、及び、
読み出しを行うことができる。
しては、MAOS型、FAMOS型、MIOS型を始め、各種各様の
構成が提案されてきた。
然、相違があり、例えば電荷に化体した論理情報を不揮
発的に蓄積するための電荷蓄積機構として、絶縁膜中に
埋設された導電性物質(いわゆるフローティング・ゲー
ト)を使うものがある一方、絶縁性の多層膜を使うもの
や強誘電体薄膜を使うもの等があり、また当該電荷蓄積
機構の荷電状態を変化させるために、当該電荷蓄積機構
への選択的な電荷注入又は電荷蓄積機構からの引出し方
法にも、雪崩注入やトンネル注入によるものの外、チャ
ネル注入によるもの、トンネル引き出しにより電荷蓄積
機構の荷電状態を引き出す電荷の符号とは逆符号方向に
変化させるもの等もある。
に消去できるが、さらに、こうした電荷注入法と引き出
し法とを適当に組合わせる等により、ある電荷を蓄積し
ている電荷蓄積機構に対し、異種電荷を蓄積し直したり
引き出したりすることにより、電気的に記憶内容の消去
あるいは書き換えを可能としたもの、すなわちEAROMと
かE2PROM等と呼ばれるものもある。
出す電荷を受け取る役割を演ずる部分として電荷蓄積機
構に対向して設けられた半導体領域、あるいは電荷蓄積
機構と電気的に結合した絶縁ゲートが用いられる。
セル)もいわゆるRAM(随時書き込み、読み出し型メモ
リ)としての機能を持たせるときには、スタティックRA
Mセルと組合わせることが実用ICでは行われていた。極
く最近、特願昭62−4635号公報において前記半導体領域
の表面電位の変化を随時書き込みあるいは不揮発性書き
込みのための仮書き込みの手段として用いることが提案
されている。
適用可能である点は優れているが、不揮発性書き込みを
行わず、随時読み出しを行うと情報が消えてしまうだけ
でなく、メモリセルの寸法が小さくなるに従って、読出
し信号が小さくなるという欠点があった。更にこの従来
の方法は電荷蓄積機構の電荷捕獲確率が小さい素子では
不揮発性記憶の内容を区別するための信号(の差)が小
さくなってしまうので、実用化し難かった。
発性メモリとしても使用でき、かつ随時読み出しを行っ
た後も情報が消えないメモリ及びその書き込み方法を提
供する。不揮発性メモリとして用いない場合は、揮発性
メモリとして単独で用いることができる。
は、第1の表面を有する第1の半導体領域と、前記第1
の表面上に設けられた電荷蓄積機構と、前記電荷蓄積機
構に電気的に結合して設けられた第1のゲートと、前記
第1の表面と電気的に接続された第2の領域と、前記電
荷蓄積機構あるいは前記第1のゲートに電気的に結合し
て設けられた第2のゲートと、前記第1のゲートに接続
して設けられた随時電位設定手段とから成っているメモ
リセルを集積したものである。
導体メモリにおいて、次の不揮発性書き込み方法を適用
することにより、情報を多数ビットにより短時間で不揮
発性に書き込むことを可能とした。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
2のゲートに電圧を印加して不揮発性に書き込みを行う
に先立ち、揮発性メモリとしての書き込み方法に従って
各メモリセルの第1のゲートに所定の電位を随時電位設
定手段によって、揮発的に仮書き込みをした後、不揮発
性書き込み指令によって書き込むべき全ての各々のメモ
リセルの第2のゲートに一度に不揮発性書き込み電圧を
印加して、前記仮書き込みした情報を各々メモリセルの
電荷蓄積機構に不揮発的に書き込むことによって行われ
る。「電気的に結合した」とは第1のゲートと電荷蓄積
機構が容量結合している又は、第1のゲートが電荷蓄積
機構に電界を与えたことができる構成を意味している。
また、「電気的に接続された第2の領域」とは、第1の
半導体領域が埋込みチャネルであれば、第1の半導体領
域をオーム性接触を有する領域であり、第1の半導体領
域の表面に反転チャネルが形成される場合は、その反転
チャネルとキャリアの授受が可能な領域を意味する。多
くの場合、第2の領域は、半導体領域であるが、金属又
はシリサイドで構成された領域でも機能する。
造、絶縁膜中に導電性の物質が埋め込まれている構造、
あるいは、強誘電体薄膜を用いる構造等で形成されてい
る。前記導電性物質が、第1の半導体の第1の表面とは
別の部分まで連続して設けられている場合は、第1の絶
縁ゲートは必ずしも第1の半導体領域表面の真上に設け
られる必要はなく、絶縁膜を介して前記導電性物質と容
量結合していれば良い。又、多層絶縁膜、あるいは強誘
電体薄膜で電荷蓄積機構が構成されている場合は、第2
のゲート電極は、第1の半導体の第1の表面上に、絶縁
膜あるいは電荷蓄積機構を介して設けられ、第2のゲー
ト電極に与えられる電位により、第1の半導体領域の半
導体表面の電位ないしは電荷蓄積機構またはそれに接す
る絶縁膜の電界を制御して、電荷蓄積機構に電荷の注入
を行うか、あるいは引き出す。即ち、電荷蓄積機構の状
態を変化させることができる。この電荷蓄積機構は揮発
性情報を不揮発性情報とするために設けられているが、
揮発性情報の書き込み読み出しだけの場合には、構成に
よっては、電荷蓄積機構を不要とすることができる。
たダイオード、トランジスタ等のスイッチング素子に相
当し、第1ゲートの電位を書き込む情報に応じて設定
し、その後、随時必要時間だけその電位を保持する機能
を有する。即ち、揮発性メモリの構成要素を形成してい
る。また、随時電位設定手段とは、第1の制御ゲートに
フローティング状態か、固定電位を設定する機能を有す
るトランジスタ、ダイオードから成る素子から構成され
る。この電位の設定に要する時間は、不揮発性書き込み
に要する時間に比べると非常に短い。従って、不揮発性
書き込みを行う直前にセルをアレイ状に形成することに
より各セルに情報を短時間で設定することができる。即
ち、揮発性メモリとして揮発情報を書き込むことにな
る。さらに必要に応じて不揮発性に書き込む場合は、直
前に各セルに設定された情報を、同時に各セルの電荷蓄
積機構に不揮発性状態の情報として書き込むことができ
る。即ち、本発明によれば各セルに情報を短時間で不揮
発性に書き込むことができる。
ランジスタによるスイッチング素子を接続して、そのス
イッチング素子を直接の随時電位設定手段として用いる
ことにより、揮発情報入力ゲートに揮発情報を書き込む
ことができる。その揮発情報入力ゲートの情報に従っ
て、第1の制御ゲートに揮発情報が書き込まれるので、
第2の制御ゲートに高電圧を印加すると、その揮発性情
報に対応して電荷蓄積機構に電荷が注入されるか、又は
電荷蓄積機構から電荷が放出されて、不揮発性に情報が
書き込まれる。
き込み方法を不揮発性メモリを構成するメモリセルの実
施例の図面に基づいて説明する。第1図は、本発明の第
1の実施例の半導体不揮発性メモリの単一セルの断面図
である。P型シリコン基板1の表面に互い間隔を置いて
形成された第2の領域として動作するN+型のソース領域
2とドレイン領域3とが設けられ(この実施例では、第
2の領域は2つ存在する。)さらに、ソース領域2とド
レイン領域3との間の基板1の表面部分である第1の半
導体領域51上には、ゲート酸化膜4を介して浮遊ゲート
5が形成されている。浮遊ゲート5の上には、第2の制
御ゲート絶縁膜6を介して第2の制御ゲート7が、さら
に、浮遊ゲートの下に、第1の制御ゲート絶縁膜8を介
して基板1の表面部分にN+型の第1の制御ゲート領域9
が形成されている。第2の制御ゲート7及び第1の制御
ゲート9は、浮遊ゲート5と強く容量結合しており、浮
遊ゲート5の電位を制御することができる。本発明の書
き込み方法について説明する。第1の制御ゲート領域9
と間隔を置いて設けられた揮発情報入力領域10と揮発情
報入力ゲート12とから成る随時電位設定手段として動作
するスイッチングトランジスタが形成されており、第1
の制御ゲート領域9の電位は、揮発情報入力領域10の電
位と揮発情報入力ゲート12への信号とにより設定され
る。即ち、スイッチングトランジスタをアレイ状に配置
することにより揮発性メモリを構成し、各々の第1の制
御ゲート領域9に各々の揮発情報を書き込むことができ
る。例えば、揮発情報入力ゲート12に、その閾値電圧以
上の電圧を印加した状態で、揮発情報入力領域10に0V
(基板1と同電位)を印加すれば、第1の制御ゲート9
には、揮発情報として0Vが書き込まれ、逆に揮発情報入
力領域10に電源電圧である5Vを印加すれば、第1の制御
ゲート9には、揮発情報として5V近い電位が書き込まれ
る。この後、揮発情報入力ゲート12の電位を0Vにすれ
ば、スイッチングトランジスタはオフし、第1の制御ゲ
ート9には揮発情報がミリセカンドの時間範囲で保持さ
れる。以上、揮発性情報の書き込み方法について説明し
た。
報を浮遊ゲート5に書き込んで不揮発性情報にする方法
について説明する。ドレイン領域3の電位を0Vにして、
第2の制御ゲート7に10V以上の高電圧を印加する。ゲ
ート酸化膜4は、全面あるいは、一部が約50Åのトンネ
ル酸化膜に形成されていると、第2の制御ゲート7を高
電圧にすることによって、浮遊ゲート5も容量結合によ
り高電圧になるため、トンネル酸化膜に高電界が印加さ
れ、基板1よりトンネル酸化膜を介して浮遊ゲート5へ
電子が注入される。この場合、浮遊ゲート5の電位は、
もう一方の制御ゲートである第1の制御ゲート9からも
制御されている。従って、第1の制御ゲート9に5V程度
の高い電位の揮発情報が蓄積されている場合には、浮遊
ゲート5の電位は、より高電位になるため、浮遊ゲート
5に多くの電子が基板1から注入される。逆に、第1の
制御ゲート9の電位が0Vの場合には、浮遊ゲート5の電
位は0V側に引っ張られるために、浮遊ゲート5に基板か
ら少数の電子しか注入されない。即ち、揮発情報入力ゲ
ートによって揮発情報入力端子10から第1の制御ゲート
9に書き込まれた揮発情報量に応じて、基板1から浮遊
ゲート5への電子注入量を変化させることができる。電
荷のやりとりは、基板1と浮遊ゲート5との間で行われ
るため、第1の制御ゲート9の電荷量はほとんど変化し
ない。浮遊ゲート5の中の電子は絶縁膜中では揮発しな
いから、揮発情報を不揮発性情報に書き込んだことにな
る。第1の制御ゲートへの仮書き込みされた電位の最大
値と最小値の差を5V以上に大きくすれば、揮発情報によ
って変化する電位注入量の差も大きくできる。本発明の
書き込み方法によって、浮遊ゲート5に書き込まれた不
揮発性の情報は、紫外線照射または、トンネル酸化膜に
逆方向の高電圧を印加することにより消去することがで
きる。浮遊ゲート5が揮発情報を記憶することができる
第1の制御ゲート9と容量結合していることにより、ト
ンネル酸化膜を利用しない方法でも不揮発性に書き込む
こともできる。例えば、ソース領域2に0V,ドレイン領
域3に5V以上の高電圧を印加した状態で第2の制御ゲー
トに10V以上の高電圧を印加すると、第1の制御ゲート
9に5Vが記憶されている場合は、浮遊ゲート5はより高
電位になるためにドレイン領域3近傍に発生したチャン
ネルホットエレクトロンが多数浮遊ゲート5に注入され
る。逆に、第1の制御ゲート9に0Vが記憶されている場
合は、浮遊ゲート5の電位は低いために、チャネルホッ
トエレクトロンは浮遊ゲート5に少数しか注入されな
い。
の書き込み方法によれば、揮発情報を不揮発性情報に簡
単に短時間で書き込むことができる。多数の情報を一括
して書き込むには、注入効率の良いトンネル電流を用い
る方法が低消費電流にするために最も適している。
ついて説明する。第2の制御ゲート7及び第1の制御ゲ
ート9に一定の読み出し電圧(0Vでもよい)を印加した
状態で、ソース領域2とドレイン領域3との間の基板1
の表面部分である第1の半導体領域51のチャネルコンダ
クタンスをモニターすることにより、不揮発性情報を読
み出すことができる。即ち、浮遊ゲート5に多数の電子
が注入されている場合は、半導体領域51は低チャネルコ
ンダクタンスであり、浮遊ゲート5に少数の電子あるい
は多数の正孔が入っている場合には半導体領域51は高チ
ャネルコンダクタンスになる。揮発性情報の読み出しも
同様にできる。
域10から入力した揮発情報は、浮遊ゲート5に簡単に不
揮発性に書き込むことができ、さらに、揮発性情報入力
領域10と異なるソーソ領域2とドレイン領域3との間の
第1の半導体領域51のチャネルコンダクタンスモニター
により、不揮発性情報を読み出すことができる。
を第1の制御ゲートに書き込めば、不揮発性の情報を正
確に書き込むことができる。何故なら、不揮発性に書き
込む場合、第1の制御ゲート9の電位が大きく影響する
ためである。また、不揮発性書き込み時に、第1の制御
ゲート9上の絶縁膜8からのリーク電流は、きわめてわ
ずかであるため、第1の制御ゲート9に仮書き込みされ
た情報は、安定している。それゆえ、安定した不揮発性
書き込みができる。
御ゲート9を基板1の表面に設けた例である。第2図で
はこの第1の制御ゲートの電位を設定するスイッチング
トランジスタが薄膜トランジスタで形成されている。第
2図は本発明の第2の実施例の半導体メモリの単一メモ
リセルの断面図である。チャネル形成領域1Aは、例えば
多結晶シリコン膜又は端結晶シリコン膜のような薄膜で
形成されており、第1の制御ゲート9Aの電位は、揮発情
報入力ゲート12Aと揮発情報入力領域10A(第1図の揮発
情報入力領域10と同じ機能を有している)からの電位に
より第1図と同様に書き込むことができる。第2図のよ
うに、第1の制御ゲート9Aを薄膜で形成することによ
り、メモリセルの高集積化が容易になる。
の単一セルの断面図であるが、この場合は、不揮発性書
き込み手段として電荷蓄積絶縁膜5Aを用いている。この
場合は、電荷蓄積機構が絶縁膜で形成された電荷蓄積絶
縁層5Aであるために、第1の制御ゲート9Aが、第3図に
示すように絶縁膜8Aを介して電荷蓄積絶縁膜5A上に設け
られている。揮発情報を第1の制御ゲート9Aへの書き込
む方法、及び電荷蓄積絶縁膜へ不揮発性に書き込む方
法、さらにはソース領域2とドレイン領域3との間の第
1の半導体領域51のチャネルコンダクタンス変化をモニ
ターする読み出し方法は、第1図のメモリと同様に行わ
れるとともに、電荷蓄積絶縁膜の有無にかかわらず揮発
性メモリの動作を行うことができる。
随時電位設定手段としてダイオードを用いる場合の第4
の実施例の断面図である。1は半導体基板、100はフィ
ールド絶縁膜であり、フィールド絶縁膜100の上に、多
結晶薄膜が形成され、N型多結晶シリコン膜で形成され
た第1の制御ゲート91AとP型多結晶シリコン膜101によ
りPNダイオードを形成し、N型多結晶シリコン膜103と
P型シリコン膜102により逆のNPダイオードを形成して
いる。
位を0Vから電源電圧まで揮発的に設定できる。この設定
された情報は、第1図から第3図のメモリと同じ方法で
不揮発性情報に書き込み、更に、その情報を読み出すこ
とができる。
けた場合の実施例について説明する。第5図は、本発明
の第5の実施例の半導体不揮発性メモリの単一セルの断
面図である。第1図の実施例のメモリの揮発情報入力ゲ
ートに随時電位設定手段としてトランジスタが設けられ
ている。P型半導体基板1の表面部分にN+型のソース領
域112,ドレイン領域111が設けられ、そのソース領域112
とドレイン領域111との間の基板1の表面部分にゲート
絶縁膜113を介してゲート電極110が設けられている。こ
のトランジスタを随時電位設定手段として機能させるこ
とにより、揮発情報入力ゲート12に揮発情報を随時書き
込むことができる。即ち、ゲート電極110に閾値電圧以
上の電位を印加すると共に、ドレイン領域に0Vあるいは
正電位Vsを印加すると、ドレイン領域111が0Vのときは
配線W109を介して、揮発情報入力ゲート12に0Vが書き込
まれ、ドレイン領域111に正電位Vsが印加された場合
は、配線W109を介して正電位Vsが揮発情報入力ゲート12
に書き込まれる。この後、ゲート電極110の電圧を0Vに
戻す。このように随時電位設定手段により、揮発情報入
力ゲートに揮発性情報が書き込まれると、その揮発情報
に対応して、揮発情報入力ゲート12の下のチャネル領域
のインピーダンスが変化する。即ち、揮発情報入力ゲー
ト12に正電位Vsが揮発性情報として書き込まれている場
合には、揮発情報入力領域10に0V印加すれば、第1の制
御ゲート9も0Vになる。逆に、揮発情報入力ゲート12に
0Vの揮発情報が書き込まれている場合には、その下のチ
ャネルは高インピーダンスであるために、第1の制御ゲ
ート9は浮遊電位となる。従って、第2の制御ゲート7
に高電位を印加すれば、第1の制御ゲート9の電位が0V
の場合は、浮遊ゲート電極5の電位は第1の制御ゲート
9の電位0Vに引っ張られてあまり高電位にならないか
ら、基板1から浮遊ゲート電極5に電子は注入されな
い。逆に、第1の制御ゲート9の電位がフローティング
の場合には、浮遊ゲート電極5の電位は、第2の制御ゲ
ート7によって充分高電位になるために、基板1より浮
遊ゲート電極5に電子が注入される。基板1から電子を
注入する方法としては、ゲート酸化膜4を約100Å程度
に薄くしておいて、ソース領域2及びドレイン領域3の
電位を0Vにすれば、ゲート酸化膜4に高電界が加わりト
ンネル電流が流れて、浮遊ゲート電極5に電子が注入さ
れる。また、ソース領域2を0V,ドレイン領域3に約10V
の高電位を印加すれば、ドレイン領域3の近傍にチャネ
ルホットエレクトロンが発生して、その一部が浮遊ゲー
ト5に注入される。
定手段によって設定された揮発性情報が、不揮発性情報
へとプログラムされる。従って、随時電位設定手段であ
るトランジスタのゲート110とドレイン領域111とでワー
ド線及びビット線から成るマトリックスを構成すれば、
メモリのアレイを構成できる。揮発性メモリの書き込み
として、この随時電位設定手段によりアレイの各々のメ
モリセルに揮発情報を短時間で書き込んだ後、第2の制
御ゲートに高電圧を印加すれば、各々のメモリセルの揮
発情報に応じてアレイ全ビットに一括して不揮発性情報
をプログラムすることができる。第2図及び第3図に示
す本発明の実施例においても、第5図と同様に随時電位
設定手段を設けることができる。また、随時電位設定手
段として、第5図の実施例においては、同一基板内に設
けたトランジスタを用いたが、絶縁基板上に設けた半導
体薄膜に作製したトランジスタでもよい。
領域として、半導体基板をそのまま用いたが、基板内に
設けられた逆導電型の半導体領域でもよいし、絶縁膜上
に設けられた半導体薄膜でもよいことは言うまでもな
い。
説明してきたが、不揮発性に書き込む必要がない場合に
は、例えば、随時電位設定手段により第1のゲートへ所
定電位を仮書き込みした後に、第2のゲートへ不揮発書
き込み電圧を与えなければ、有限期間情報を記憶するメ
モリとして使用することが出来ることは言うまでもな
い。この場合は、構成によっては電荷蓄積機構は不要と
なる。
は、従来のメモリと同様に、随時電位設定手段であるト
ランジスタのゲートをワード線、ドレインをビット線と
することにより、揮発情報を選択的に書き込むことがで
きる。メモリセルの情報は、第2のゲートをワード線、
第2の領域をビット線に配線することにより選択的に各
々のメモリセルの情報を読み出すことができる。アレイ
構成によっては、随時電位設定手段のトランジスタドレ
イン(揮発性情報入手領域)と第2領域とを共通とする
ことができる。
トランジスタによる揮発情報発生手段と、揮発情報を電
荷蓄積機構に不揮発性情報として、プログラムする方法
とそのための半導体メモリであり、半導体メモリの構成
が簡単であるために高ビット化が容易であるとともに、
随時電位設定手段により揮発性設定を高速で行った後
に、揮発情報を一括して不揮発性情報にプログラムする
ので、不揮発性情報のプログラムを高速に行うことがで
きる効果がある。
メモリを構成するメモリセルの断面図であり、第2図は
揮発情報設定手段を薄膜トランジスタとした場合の本発
明の第2実施例の半導体不揮発性メモリを構成するメモ
リセルの断面図、第3図は電荷蓄積機構として絶縁膜を
用いた場合の本発明の第3実施例の半導体メモリを構成
するメモリセルの断面図、第4図は揮発性情報設定手段
として用いられる薄膜ダイオードの断面図である。第5
図は随時電位設定手段としてトランジスタを用いた場合
の本発明の第5実施例の半導体不揮発性メモリを構成す
るメモリセルの断面図である。 1……基板 2……不揮発性メモリのソース領域 3……不揮発性メモリのドレイン領域 4……不揮発性メモリのゲート酸化膜 5……浮遊ゲート 6……第2の制御ゲート絶縁膜 7……第2の制御ゲート 8……第1の制御ゲート絶縁膜 9……第1の制御ゲート 10……揮発情報入力領域 11……揮発情報入力ゲート絶縁膜 12……揮発情報入力ゲート 51……第1の半導体領域 110……随時電位設定トランジスタのゲート電極 111……随時電位設定トランジスタのドレイン領域 112……随時電位設定トランジスタのソース領域 113……随時電位設定トランジスタのゲート絶縁膜
Claims (17)
- 【請求項1】基板に設けられた第1の表面を有する第1
の半導体領域と、前記第1の表面上に設けられた荷電蓄
積機構と、前記荷電蓄積機構に容量結合して設けられた
第1の制御ゲートと、前記第1の表面とキャリアの授受
をできるように接続された第2の領域と、前記第1の制
御ゲートに容量結合して設けられた第2の制御ゲートよ
りなるメモリセルをアレイ状に複数集積した不揮発性半
導体メモリにおいて、前記各々のメモリセルは、前記各
々の第1の制御ゲートに接続して設けられた随時電位設
定手段を有することを特徴とする不揮発性半導体メモ
リ。 - 【請求項2】前記随時電位設定手段がトランジスタから
構成されている請求項1記載の不揮発性半導体メモリ。 - 【請求項3】前記随時電位設定手段が薄膜トランジスタ
から構成されている請求項1記載の不揮発性半導体メモ
リ。 - 【請求項4】前記トランジスタ又は前記薄膜トランジス
タのゲートが情報入力ゲートであり、前記トランジスタ
又は前記薄膜トランジスタのドレイン又はソースが情報
入力領域であり、前記トランジスタ又は前記薄膜トラン
ジスタのドレイン又はソースが前記第1の制御ゲートに
接続する請求項2乃至3記載の不揮発性半導体メモリ。 - 【請求項5】前記トランジスタ又は前記薄膜トランジス
タのドレイン又はソースが前記第1の制御ゲートと共通
領域を構成する請求項2乃至4記載の不揮発性半導体メ
モリ。 - 【請求項6】前記随時電位設定手段がダイオードから構
成されている請求項1記載の不揮発性半導体メモリ。 - 【請求項7】前記トランジスタのゲートが第2のトラン
ジスタのソース又はドレインに接続し、前記第2のトラ
ンジスタのゲートが情報入力ゲートであり、前記第2の
トランジスタのドレイン又はソースが情報入力領域であ
る請求項2記載の不揮発性半導体メモリ。 - 【請求項8】基板に設けられた第1の表面を有する半導
体領域と、前記第1の表面上に設けられた電荷蓄積機構
と、前記電荷蓄積機構に接近して設けられ、前記電荷蓄
積機構を介して前記第1の表面に電界を及ぼす第1の制
御ゲートと、前記第1の表面とキャリアの授受をできる
ように接続された第2の領域と、前記第1の制御ゲート
に容量結合して設けられた第2の制御ゲートよりなるメ
モリセルをアレイ状に複数集積した不揮発性半導体メモ
リにおいて、前記各々のメモリセルは、前記各々の第1
の制御ゲートに接続して設けられた随時電位設定手段を
有することを特徴とする不揮発性半導体メモリ。 - 【請求項9】前記随時電位設定手段がトランジスタから
構成されている請求項8記載の不揮発性半導体メモリ。 - 【請求項10】前記随時電位設定手段が薄膜トランジス
タから構成されている請求項8記載の不揮発性半導体メ
モリ。 - 【請求項11】前記トランジスタ又は前記薄膜トランジ
スタのゲートが情報入力ゲートであり、前記トランジス
タ又は前記薄膜トランジスタのドレイン又はソースが情
報入力領域であり、前記トランジスタ又は前記薄膜トラ
ンジスタのドレイン又はソースが前記第1の制御ゲート
に接続する請求項9乃至10記載の不揮発性半導体メモ
リ。 - 【請求項12】前記トランジスタ又は前記薄膜トランジ
スタのドレイン又はソースが前記第1の制御ゲートと共
通領域を構成する請求項9乃至11記載の不揮発性半導体
メモリ。 - 【請求項13】前記随時電位設定手段がダイオードから
構成されている請求項8記載の不揮発性半導体メモリ。 - 【請求項14】前記トランジスタのゲートが第2のトラ
ンジスタのソース又はドレインに接続し、前記第2のト
ランジスタのゲートが情報入力ゲートであり、前記第2
のトランジスタのドレイン又はソースが情報入力領域で
ある請求項9記載の不揮発性半導体メモリ。 - 【請求項15】基板に設けられた第1の表面を有する第
1の半導体領域と、前記第1の表面上に設けられた荷電
蓄積機構と、前記荷電蓄積機構に容量的に結合して設け
られた第1の制御ゲートと、前記第1の表面とキャリア
の授受をできるように電気的に接続された第2の領域
と、前記荷電蓄積機構あるいは前記第1の制御ゲートに
容量的に結合して設けられた第2の制御ゲートと、前記
第1の制御ゲートに接続して設けられた随時電位設定手
段とからなるメモリセルをアレイ状に複数集積した不揮
発性半導体メモリの動作方法であって、前記第2の制御
ゲートに電圧を印加して不揮発生の書き込みを前記メモ
リセルに行うに先立ち、前記第1の制御ゲートに所定電
位を前記随時電位設定手段より、揮発的に仮書き込みを
した後、不揮発生書き込み指令によって書き込むべき全
ての各々のメモリセルの第2の制御ゲートに一度に不輝
発生書き込み電圧を印加して、前記仮書き込みした情報
を前記各メモリセルの前記荷電蓄積機構に不揮発的に書
き込むことを特徴とする不揮発性半導体メモリの動作方
法。 - 【請求項16】基板に設けられた第1の表面を有する第
1の半導体領域と、前記第1の表面上に設けられた電荷
蓄積機構と、前記電荷蓄積機構に接近して設けられ、前
記電荷蓄積機構を介して前記第1の表面に電界を及ぼす
第1の制御ゲートと、前記第1の表面とキャリアの授受
をできるように電気的接続された第2の領域と、前記電
荷蓄積機構あるいは前記第1の制御ゲートに容量的に結
合して設けられた第2の制御ゲートと、前記第1の制御
ゲートに接続して設けられた随時電位設定手段とから成
るメモリセルをアレイ状に複数集積した不揮発性半導体
メモリの動作方法であって、前記第2の制御ゲートに電
位を印加して不揮発性の書き込みを前記メモリセルに行
うに先立ち、前記第1の制御ゲートに所定電位を前記随
時電位設定手段より、揮発的に仮書き込みをした後、不
揮発性書き込み指令によって書き込むべき全ての各々の
メモリセルの第2の制御ゲートに一度に不揮発性書き込
み電圧を印加して、前記仮書き込みした情報を前記各メ
モリセルの前記電荷蓄積機構に不揮発的に書き込むこと
を特徴とする不揮発性半導体メモリの動作方法。 - 【請求項17】基板に設けられた第1の表面を有する第
1の半導体領域と、前記第1の表面上に設けられた荷電
蓄積機構と、前記荷電蓄積機構に容量結合して設けられ
た第1の制御ゲートと、前記第1の表面とキャリアの授
受をできるように接続された第2の領域と、前記荷電蓄
積機構に容量結合して設けられた第2の制御ゲートより
なるメモリセルをアレイ状に複数集積した不揮発性半導
体メモリにおいて、前記各々のメモリセルは、前記各々
の第1の制御ゲートに接続して設けられた随時電位設定
手段を有することを特徴とする不揮発性半導体メモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5817489A JP2529885B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体メモリ及びその動作方法 |
KR1019900003187A KR900015336A (ko) | 1989-03-10 | 1990-03-10 | 비휘발성 메모리셀 및 그 수록방법 |
EP19900302589 EP0387102A3 (en) | 1989-03-10 | 1990-03-12 | Semi-conductor non-volatile memory and method of writing the same |
US07/491,945 US5136540A (en) | 1989-03-10 | 1990-03-12 | Non-volatile semiconductor memory for volatiley and non-volatiley storing information and writing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5817489A JP2529885B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体メモリ及びその動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02237164A JPH02237164A (ja) | 1990-09-19 |
JP2529885B2 true JP2529885B2 (ja) | 1996-09-04 |
Family
ID=13076637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5817489A Expired - Lifetime JP2529885B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体メモリ及びその動作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5136540A (ja) |
EP (1) | EP0387102A3 (ja) |
JP (1) | JP2529885B2 (ja) |
KR (1) | KR900015336A (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002856A (en) * | 1993-10-14 | 1999-12-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JPH07114497A (ja) * | 1993-10-14 | 1995-05-02 | Hitachi Ltd | 半導体集積回路装置 |
BE1008052A3 (nl) * | 1994-01-31 | 1996-01-03 | Philips Electronics Nv | Halfgeleiderinrichting. |
US5625211A (en) * | 1995-01-12 | 1997-04-29 | Actel Corporation | Two-transistor electrically-alterable switch employing hot electron injection and fowler nordheim tunneling |
JP3424427B2 (ja) * | 1995-07-27 | 2003-07-07 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
US5617352A (en) * | 1995-12-13 | 1997-04-01 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile, bidirectional, electrically programmable integrated memory element implemented using double polysilicon |
US6504393B1 (en) | 1997-07-15 | 2003-01-07 | Applied Materials, Inc. | Methods and apparatus for testing semiconductor and integrated circuit structures |
US6252412B1 (en) | 1999-01-08 | 2001-06-26 | Schlumberger Technologies, Inc. | Method of detecting defects in patterned substrates |
US7528614B2 (en) * | 2004-12-22 | 2009-05-05 | Applied Materials, Inc. | Apparatus and method for voltage contrast analysis of a wafer using a tilted pre-charging beam |
US6980471B1 (en) * | 2004-12-23 | 2005-12-27 | Sandisk Corporation | Substrate electron injection techniques for programming non-volatile charge storage memory cells |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2442132C3 (de) * | 1974-09-03 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Dynamisches Schieberegister und Verfahren zu seinem Betrieb |
CH631287A5 (fr) * | 1979-03-14 | 1982-07-30 | Centre Electron Horloger | Element de memoire non-volatile, electriquement reprogrammable. |
EP0021777B1 (en) * | 1979-06-18 | 1983-10-19 | Fujitsu Limited | Semiconductor non-volatile memory device |
US4297719A (en) * | 1979-08-10 | 1981-10-27 | Rca Corporation | Electrically programmable control gate injected floating gate solid state memory transistor and method of making same |
US4590504A (en) * | 1982-12-28 | 1986-05-20 | Thomson Components - Mostek Corporation | Nonvolatile MOS memory cell with tunneling element |
JPS60175437A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体集積回路 |
JPS60182776A (ja) * | 1984-02-29 | 1985-09-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
JPH0630398B2 (ja) * | 1984-09-27 | 1994-04-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 不揮発性ダイナミツク・メモリ・セル |
US4729115A (en) * | 1984-09-27 | 1988-03-01 | International Business Machines Corporation | Non-volatile dynamic random access memory cell |
JPS61208865A (ja) * | 1985-03-13 | 1986-09-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS61225860A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置 |
US4672580A (en) * | 1985-04-30 | 1987-06-09 | Advanced Micro Devices, Inc. | Memory cell providing simultaneous non-destructive access to volatile and non-volatile data |
US4683554A (en) * | 1985-09-13 | 1987-07-28 | Ncr Corporation | Direct write nonvolatile memory cells |
US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
JPS6365674A (ja) * | 1986-09-05 | 1988-03-24 | Agency Of Ind Science & Technol | 半導体不揮発性ram |
US4807003A (en) * | 1986-12-19 | 1989-02-21 | National Semiconductor Corp. | High-reliablity single-poly eeprom cell |
JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
US4924278A (en) * | 1987-06-19 | 1990-05-08 | Advanced Micro Devices, Inc. | EEPROM using a merged source and control gate |
JPH07120719B2 (ja) * | 1987-12-02 | 1995-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
US5033023A (en) * | 1988-04-08 | 1991-07-16 | Catalyst Semiconductor, Inc. | High density EEPROM cell and process for making the cell |
JPH07101713B2 (ja) * | 1988-06-07 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
-
1989
- 1989-03-10 JP JP5817489A patent/JP2529885B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-10 KR KR1019900003187A patent/KR900015336A/ko not_active Application Discontinuation
- 1990-03-12 EP EP19900302589 patent/EP0387102A3/en not_active Withdrawn
- 1990-03-12 US US07/491,945 patent/US5136540A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5136540A (en) | 1992-08-04 |
EP0387102A2 (en) | 1990-09-12 |
KR900015336A (ko) | 1990-10-26 |
EP0387102A3 (en) | 1992-07-15 |
JPH02237164A (ja) | 1990-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2710521B2 (ja) | 反転層を含む半導体メモリ・セルおよびメモリ・アレイ | |
JP2509433B2 (ja) | 不揮発性ダイナミック・ランダム・アクセス・メモリ | |
EP0851431B1 (en) | Non-volatile memory and method for operating the same | |
EP0463623B1 (en) | Nonvolatile semiconductor memory circuit | |
US5020030A (en) | Nonvolatile SNOS memory cell with induced capacitor | |
JP2633252B2 (ja) | 半導体記憶装置 | |
EP0923135A1 (en) | Ferroelectric memory device | |
JP2718716B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ書替え方法 | |
JPH09213094A (ja) | 半導体記憶装置および半導体記憶装置の情報読出方法 | |
EP0051672A4 (en) | VOLATILE / NON-VOLATILE DYNAMIC READ-READ STORAGE CELL AND ARRANGEMENT. | |
WO1987001859A2 (en) | Nonvolatile memory cell | |
JP2529885B2 (ja) | 半導体メモリ及びその動作方法 | |
JP2645585B2 (ja) | 半導体不揮発性メモリ及びその書き込み方法 | |
EP0055803A2 (en) | Semiconductor memory | |
US5408429A (en) | Method of altering a non-volatile semiconductor memory device | |
JP2001168296A (ja) | 不揮発性記憶装置およびその駆動方法 | |
JPH11238814A (ja) | 半導体記憶装置およびその制御方法 | |
JPS63226966A (ja) | 不揮発性半導体記憶装置 | |
JP3069607B2 (ja) | 半導体不揮発性メモリの動作方法 | |
JP2001127265A (ja) | 半導体記憶装置およびその駆動方法 | |
EP0176714B1 (en) | Memory cell storing logic data in volatile and non-volatile forms | |
JP3422812B2 (ja) | 不揮発性半導体メモリセルの書き換え方式 | |
JPH05326982A (ja) | 不揮発性mos型半導体記憶装置及びデータの書換方法 | |
JPH0254970A (ja) | 半導体不揮発性メモリ | |
JPH03101168A (ja) | 半導体不揮発性メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 13 |