JP2529885B2 - 半導体メモリ及びその動作方法 - Google Patents
半導体メモリ及びその動作方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報の書き込み読み出しが随時可能で必要
に応じて情報を不揮発的に記憶するための電荷蓄積機構
を有するメモリセルを集積した半導体メモリとその書き
込み方法に関する。
に応じて情報を不揮発的に記憶するための電荷蓄積機構
を有するメモリセルを集積した半導体メモリとその書き
込み方法に関する。
この発明は、情報の書き込み読み出しが随時可能で必
要に応じて情報を不揮発的に記憶する電荷蓄積機構を有
するメモリセルを集積した半導体メモリと、その書込み
方法に関する。各メモリセルの電荷蓄積機構へ情報を不
揮発的に書込む時に、揮発的に仮書込みを各メモリセル
に対して行った後に、それらを一括して各メモリセルの
電荷蓄積機構に不揮発的に書むための書込み方法であ
り、各メモリセルへの不揮発的な情報書込みを一括して
行うので、短時間で各メモリセルに情報を不揮発的に書
込むことができる。
要に応じて情報を不揮発的に記憶する電荷蓄積機構を有
するメモリセルを集積した半導体メモリと、その書込み
方法に関する。各メモリセルの電荷蓄積機構へ情報を不
揮発的に書込む時に、揮発的に仮書込みを各メモリセル
に対して行った後に、それらを一括して各メモリセルの
電荷蓄積機構に不揮発的に書むための書込み方法であ
り、各メモリセルへの不揮発的な情報書込みを一括して
行うので、短時間で各メモリセルに情報を不揮発的に書
込むことができる。
更にこの発明は、揮発性メモリとしても使用でき、選
択的におのおののメモリセルに情報の書き込み、及び、
読み出しを行うことができる。
択的におのおののメモリセルに情報の書き込み、及び、
読み出しを行うことができる。
従来からも不揮発性メモリ素子（メモリセル）自体と
しては、MAOS型、FAMOS型、MIOS型を始め、各種各様の
構成が提案されてきた。
しては、MAOS型、FAMOS型、MIOS型を始め、各種各様の
構成が提案されてきた。
それらを構造上の観点から個々に対比した場合は当
然、相違があり、例えば電荷に化体した論理情報を不揮
発的に蓄積するための電荷蓄積機構として、絶縁膜中に
埋設された導電性物質（いわゆるフローティング・ゲー
ト）を使うものがある一方、絶縁性の多層膜を使うもの
や強誘電体薄膜を使うもの等があり、また当該電荷蓄積
機構の荷電状態を変化させるために、当該電荷蓄積機構
への選択的な電荷注入又は電荷蓄積機構からの引出し方
法にも、雪崩注入やトンネル注入によるものの外、チャ
ネル注入によるもの、トンネル引き出しにより電荷蓄積
機構の荷電状態を引き出す電荷の符号とは逆符号方向に
変化させるもの等もある。
然、相違があり、例えば電荷に化体した論理情報を不揮
発的に蓄積するための電荷蓄積機構として、絶縁膜中に
埋設された導電性物質（いわゆるフローティング・ゲー
ト）を使うものがある一方、絶縁性の多層膜を使うもの
や強誘電体薄膜を使うもの等があり、また当該電荷蓄積
機構の荷電状態を変化させるために、当該電荷蓄積機構
への選択的な電荷注入又は電荷蓄積機構からの引出し方
法にも、雪崩注入やトンネル注入によるものの外、チャ
ネル注入によるもの、トンネル引き出しにより電荷蓄積
機構の荷電状態を引き出す電荷の符号とは逆符号方向に
変化させるもの等もある。
これらの荷電状態は紫外線、Ｘ線等の照射により一括
に消去できるが、さらに、こうした電荷注入法と引き出
し法とを適当に組合わせる等により、ある電荷を蓄積し
ている電荷蓄積機構に対し、異種電荷を蓄積し直したり
引き出したりすることにより、電気的に記憶内容の消去
あるいは書き換えを可能としたもの、すなわちEAROMと
かE2PROM等と呼ばれるものもある。
に消去できるが、さらに、こうした電荷注入法と引き出
し法とを適当に組合わせる等により、ある電荷を蓄積し
ている電荷蓄積機構に対し、異種電荷を蓄積し直したり
引き出したりすることにより、電気的に記憶内容の消去
あるいは書き換えを可能としたもの、すなわちEAROMと
かE2PROM等と呼ばれるものもある。
この電荷蓄積機構へ注入する電荷を供給したり、引き
出す電荷を受け取る役割を演ずる部分として電荷蓄積機
構に対向して設けられた半導体領域、あるいは電荷蓄積
機構と電気的に結合した絶縁ゲートが用いられる。
出す電荷を受け取る役割を演ずる部分として電荷蓄積機
構に対向して設けられた半導体領域、あるいは電荷蓄積
機構と電気的に結合した絶縁ゲートが用いられる。
しかし、こうした各種の不揮発性メモリ素子（メモリ
セル）もいわゆるRAM（随時書き込み、読み出し型メモ
リ）としての機能を持たせるときには、スタティックRA
Mセルと組合わせることが実用ICでは行われていた。極
く最近、特願昭62−4635号公報において前記半導体領域
の表面電位の変化を随時書き込みあるいは不揮発性書き
込みのための仮書き込みの手段として用いることが提案
されている。
セル）もいわゆるRAM（随時書き込み、読み出し型メモ
リ）としての機能を持たせるときには、スタティックRA
Mセルと組合わせることが実用ICでは行われていた。極
く最近、特願昭62−4635号公報において前記半導体領域
の表面電位の変化を随時書き込みあるいは不揮発性書き
込みのための仮書き込みの手段として用いることが提案
されている。
この随時書き込み方式は従来不揮発性メモリセルにも
適用可能である点は優れているが、不揮発性書き込みを
行わず、随時読み出しを行うと情報が消えてしまうだけ
でなく、メモリセルの寸法が小さくなるに従って、読出
し信号が小さくなるという欠点があった。更にこの従来
の方法は電荷蓄積機構の電荷捕獲確率が小さい素子では
不揮発性記憶の内容を区別するための信号（の差）が小
さくなってしまうので、実用化し難かった。
適用可能である点は優れているが、不揮発性書き込みを
行わず、随時読み出しを行うと情報が消えてしまうだけ
でなく、メモリセルの寸法が小さくなるに従って、読出
し信号が小さくなるという欠点があった。更にこの従来
の方法は電荷蓄積機構の電荷捕獲確率が小さい素子では
不揮発性記憶の内容を区別するための信号（の差）が小
さくなってしまうので、実用化し難かった。
本発明は、揮発性メモリ（RAM）としても、また不揮
発性メモリとしても使用でき、かつ随時読み出しを行っ
た後も情報が消えないメモリ及びその書き込み方法を提
供する。不揮発性メモリとして用いない場合は、揮発性
メモリとして単独で用いることができる。
発性メモリとしても使用でき、かつ随時読み出しを行っ
た後も情報が消えないメモリ及びその書き込み方法を提
供する。不揮発性メモリとして用いない場合は、揮発性
メモリとして単独で用いることができる。
上記の課題を実現する本発明の半導体不揮発性メモリ
は、第１の表面を有する第１の半導体領域と、前記第１
の表面上に設けられた電荷蓄積機構と、前記電荷蓄積機
構に電気的に結合して設けられた第１のゲートと、前記
第１の表面と電気的に接続された第２の領域と、前記電
荷蓄積機構あるいは前記第１のゲートに電気的に結合し
て設けられた第２のゲートと、前記第１のゲートに接続
して設けられた随時電位設定手段とから成っているメモ
リセルを集積したものである。
は、第１の表面を有する第１の半導体領域と、前記第１
の表面上に設けられた電荷蓄積機構と、前記電荷蓄積機
構に電気的に結合して設けられた第１のゲートと、前記
第１の表面と電気的に接続された第２の領域と、前記電
荷蓄積機構あるいは前記第１のゲートに電気的に結合し
て設けられた第２のゲートと、前記第１のゲートに接続
して設けられた随時電位設定手段とから成っているメモ
リセルを集積したものである。
更に本発明ではメモリセルを、アレイ状に接続した半
導体メモリにおいて、次の不揮発性書き込み方法を適用
することにより、情報を多数ビットにより短時間で不揮
発性に書き込むことを可能とした。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
２のゲートに電圧を印加して不揮発性に書き込みを行う
に先立ち、揮発性メモリとしての書き込み方法に従って
各メモリセルの第１のゲートに所定の電位を随時電位設
定手段によって、揮発的に仮書き込みをした後、不揮発
性書き込み指令によって書き込むべき全ての各々のメモ
リセルの第２のゲートに一度に不揮発性書き込み電圧を
印加して、前記仮書き込みした情報を各々メモリセルの
電荷蓄積機構に不揮発的に書き込むことによって行われ
る。「電気的に結合した」とは第１のゲートと電荷蓄積
機構が容量結合している又は、第１のゲートが電荷蓄積
機構に電界を与えたことができる構成を意味している。
また、「電気的に接続された第２の領域」とは、第１の
半導体領域が埋込みチャネルであれば、第１の半導体領
域をオーム性接触を有する領域であり、第１の半導体領
域の表面に反転チャネルが形成される場合は、その反転
チャネルとキャリアの授受が可能な領域を意味する。多
くの場合、第２の領域は、半導体領域であるが、金属又
はシリサイドで構成された領域でも機能する。
導体メモリにおいて、次の不揮発性書き込み方法を適用
することにより、情報を多数ビットにより短時間で不揮
発性に書き込むことを可能とした。すなわち、この半導
体不揮発性メモリの書き込み方法は、各メモリセルの第
２のゲートに電圧を印加して不揮発性に書き込みを行う
に先立ち、揮発性メモリとしての書き込み方法に従って
各メモリセルの第１のゲートに所定の電位を随時電位設
定手段によって、揮発的に仮書き込みをした後、不揮発
性書き込み指令によって書き込むべき全ての各々のメモ
リセルの第２のゲートに一度に不揮発性書き込み電圧を
印加して、前記仮書き込みした情報を各々メモリセルの
電荷蓄積機構に不揮発的に書き込むことによって行われ
る。「電気的に結合した」とは第１のゲートと電荷蓄積
機構が容量結合している又は、第１のゲートが電荷蓄積
機構に電界を与えたことができる構成を意味している。
また、「電気的に接続された第２の領域」とは、第１の
半導体領域が埋込みチャネルであれば、第１の半導体領
域をオーム性接触を有する領域であり、第１の半導体領
域の表面に反転チャネルが形成される場合は、その反転
チャネルとキャリアの授受が可能な領域を意味する。多
くの場合、第２の領域は、半導体領域であるが、金属又
はシリサイドで構成された領域でも機能する。
また、電荷蓄積機構は、多層絶縁膜で構成される構
造、絶縁膜中に導電性の物質が埋め込まれている構造、
あるいは、強誘電体薄膜を用いる構造等で形成されてい
る。前記導電性物質が、第１の半導体の第１の表面とは
別の部分まで連続して設けられている場合は、第１の絶
縁ゲートは必ずしも第１の半導体領域表面の真上に設け
られる必要はなく、絶縁膜を介して前記導電性物質と容
量結合していれば良い。又、多層絶縁膜、あるいは強誘
電体薄膜で電荷蓄積機構が構成されている場合は、第２
のゲート電極は、第１の半導体の第１の表面上に、絶縁
膜あるいは電荷蓄積機構を介して設けられ、第２のゲー
ト電極に与えられる電位により、第１の半導体領域の半
導体表面の電位ないしは電荷蓄積機構またはそれに接す
る絶縁膜の電界を制御して、電荷蓄積機構に電荷の注入
を行うか、あるいは引き出す。即ち、電荷蓄積機構の状
態を変化させることができる。この電荷蓄積機構は揮発
性情報を不揮発性情報とするために設けられているが、
揮発性情報の書き込み読み出しだけの場合には、構成に
よっては、電荷蓄積機構を不要とすることができる。
造、絶縁膜中に導電性の物質が埋め込まれている構造、
あるいは、強誘電体薄膜を用いる構造等で形成されてい
る。前記導電性物質が、第１の半導体の第１の表面とは
別の部分まで連続して設けられている場合は、第１の絶
縁ゲートは必ずしも第１の半導体領域表面の真上に設け
られる必要はなく、絶縁膜を介して前記導電性物質と容
量結合していれば良い。又、多層絶縁膜、あるいは強誘
電体薄膜で電荷蓄積機構が構成されている場合は、第２
のゲート電極は、第１の半導体の第１の表面上に、絶縁
膜あるいは電荷蓄積機構を介して設けられ、第２のゲー
ト電極に与えられる電位により、第１の半導体領域の半
導体表面の電位ないしは電荷蓄積機構またはそれに接す
る絶縁膜の電界を制御して、電荷蓄積機構に電荷の注入
を行うか、あるいは引き出す。即ち、電荷蓄積機構の状
態を変化させることができる。この電荷蓄積機構は揮発
性情報を不揮発性情報とするために設けられているが、
揮発性情報の書き込み読み出しだけの場合には、構成に
よっては、電荷蓄積機構を不要とすることができる。
また、随時電位設定手段とは、第１ゲートへ接続され
たダイオード、トランジスタ等のスイッチング素子に相
当し、第１ゲートの電位を書き込む情報に応じて設定
し、その後、随時必要時間だけその電位を保持する機能
を有する。即ち、揮発性メモリの構成要素を形成してい
る。また、随時電位設定手段とは、第１の制御ゲートに
フローティング状態か、固定電位を設定する機能を有す
るトランジスタ、ダイオードから成る素子から構成され
る。この電位の設定に要する時間は、不揮発性書き込み
に要する時間に比べると非常に短い。従って、不揮発性
書き込みを行う直前にセルをアレイ状に形成することに
より各セルに情報を短時間で設定することができる。即
ち、揮発性メモリとして揮発情報を書き込むことにな
る。さらに必要に応じて不揮発性に書き込む場合は、直
前に各セルに設定された情報を、同時に各セルの電荷蓄
積機構に不揮発性状態の情報として書き込むことができ
る。即ち、本発明によれば各セルに情報を短時間で不揮
発性に書き込むことができる。
たダイオード、トランジスタ等のスイッチング素子に相
当し、第１ゲートの電位を書き込む情報に応じて設定
し、その後、随時必要時間だけその電位を保持する機能
を有する。即ち、揮発性メモリの構成要素を形成してい
る。また、随時電位設定手段とは、第１の制御ゲートに
フローティング状態か、固定電位を設定する機能を有す
るトランジスタ、ダイオードから成る素子から構成され
る。この電位の設定に要する時間は、不揮発性書き込み
に要する時間に比べると非常に短い。従って、不揮発性
書き込みを行う直前にセルをアレイ状に形成することに
より各セルに情報を短時間で設定することができる。即
ち、揮発性メモリとして揮発情報を書き込むことにな
る。さらに必要に応じて不揮発性に書き込む場合は、直
前に各セルに設定された情報を、同時に各セルの電荷蓄
積機構に不揮発性状態の情報として書き込むことができ
る。即ち、本発明によれば各セルに情報を短時間で不揮
発性に書き込むことができる。
また、揮発情報入力ゲートに、ダイオードあるいはト
ランジスタによるスイッチング素子を接続して、そのス
イッチング素子を直接の随時電位設定手段として用いる
ことにより、揮発情報入力ゲートに揮発情報を書き込む
ことができる。その揮発情報入力ゲートの情報に従っ
て、第１の制御ゲートに揮発情報が書き込まれるので、
第２の制御ゲートに高電圧を印加すると、その揮発性情
報に対応して電荷蓄積機構に電荷が注入されるか、又は
電荷蓄積機構から電荷が放出されて、不揮発性に情報が
書き込まれる。
ランジスタによるスイッチング素子を接続して、そのス
イッチング素子を直接の随時電位設定手段として用いる
ことにより、揮発情報入力ゲートに揮発情報を書き込む
ことができる。その揮発情報入力ゲートの情報に従っ
て、第１の制御ゲートに揮発情報が書き込まれるので、
第２の制御ゲートに高電圧を印加すると、その揮発性情
報に対応して電荷蓄積機構に電荷が注入されるか、又は
電荷蓄積機構から電荷が放出されて、不揮発性に情報が
書き込まれる。
以下に、本発明の半導体メモリと半導体メモリへの書
き込み方法を不揮発性メモリを構成するメモリセルの実
施例の図面に基づいて説明する。第１図は、本発明の第
１の実施例の半導体不揮発性メモリの単一セルの断面図
である。Ｐ型シリコン基板１の表面に互い間隔を置いて
形成された第２の領域として動作するN+型のソース領域
２とドレイン領域３とが設けられ（この実施例では、第
２の領域は２つ存在する。）さらに、ソース領域２とド
レイン領域３との間の基板１の表面部分である第１の半
導体領域51上には、ゲート酸化膜４を介して浮遊ゲート
５が形成されている。浮遊ゲート５の上には、第２の制
御ゲート絶縁膜６を介して第２の制御ゲート７が、さら
に、浮遊ゲートの下に、第１の制御ゲート絶縁膜８を介
して基板１の表面部分にN+型の第１の制御ゲート領域９
が形成されている。第２の制御ゲート７及び第１の制御
ゲート９は、浮遊ゲート５と強く容量結合しており、浮
遊ゲート５の電位を制御することができる。本発明の書
き込み方法について説明する。第１の制御ゲート領域９
と間隔を置いて設けられた揮発情報入力領域10と揮発情
報入力ゲート12とから成る随時電位設定手段として動作
するスイッチングトランジスタが形成されており、第１
の制御ゲート領域９の電位は、揮発情報入力領域10の電
位と揮発情報入力ゲート12への信号とにより設定され
る。即ち、スイッチングトランジスタをアレイ状に配置
することにより揮発性メモリを構成し、各々の第１の制
御ゲート領域９に各々の揮発情報を書き込むことができ
る。例えば、揮発情報入力ゲート12に、その閾値電圧以
上の電圧を印加した状態で、揮発情報入力領域10に0V
（基板１と同電位）を印加すれば、第１の制御ゲート９
には、揮発情報として0Vが書き込まれ、逆に揮発情報入
力領域10に電源電圧である5Vを印加すれば、第１の制御
ゲート９には、揮発情報として5V近い電位が書き込まれ
る。この後、揮発情報入力ゲート12の電位を0Vにすれ
ば、スイッチングトランジスタはオフし、第１の制御ゲ
ート９には揮発情報がミリセカンドの時間範囲で保持さ
れる。以上、揮発性情報の書き込み方法について説明し
た。
き込み方法を不揮発性メモリを構成するメモリセルの実
施例の図面に基づいて説明する。第１図は、本発明の第
１の実施例の半導体不揮発性メモリの単一セルの断面図
である。Ｐ型シリコン基板１の表面に互い間隔を置いて
形成された第２の領域として動作するN+型のソース領域
２とドレイン領域３とが設けられ（この実施例では、第
２の領域は２つ存在する。）さらに、ソース領域２とド
レイン領域３との間の基板１の表面部分である第１の半
導体領域51上には、ゲート酸化膜４を介して浮遊ゲート
５が形成されている。浮遊ゲート５の上には、第２の制
御ゲート絶縁膜６を介して第２の制御ゲート７が、さら
に、浮遊ゲートの下に、第１の制御ゲート絶縁膜８を介
して基板１の表面部分にN+型の第１の制御ゲート領域９
が形成されている。第２の制御ゲート７及び第１の制御
ゲート９は、浮遊ゲート５と強く容量結合しており、浮
遊ゲート５の電位を制御することができる。本発明の書
き込み方法について説明する。第１の制御ゲート領域９
と間隔を置いて設けられた揮発情報入力領域10と揮発情
報入力ゲート12とから成る随時電位設定手段として動作
するスイッチングトランジスタが形成されており、第１
の制御ゲート領域９の電位は、揮発情報入力領域10の電
位と揮発情報入力ゲート12への信号とにより設定され
る。即ち、スイッチングトランジスタをアレイ状に配置
することにより揮発性メモリを構成し、各々の第１の制
御ゲート領域９に各々の揮発情報を書き込むことができ
る。例えば、揮発情報入力ゲート12に、その閾値電圧以
上の電圧を印加した状態で、揮発情報入力領域10に0V
（基板１と同電位）を印加すれば、第１の制御ゲート９
には、揮発情報として0Vが書き込まれ、逆に揮発情報入
力領域10に電源電圧である5Vを印加すれば、第１の制御
ゲート９には、揮発情報として5V近い電位が書き込まれ
る。この後、揮発情報入力ゲート12の電位を0Vにすれ
ば、スイッチングトランジスタはオフし、第１の制御ゲ
ート９には揮発情報がミリセカンドの時間範囲で保持さ
れる。以上、揮発性情報の書き込み方法について説明し
た。
次に、この第１の制御ゲート９に書き込まれた揮発情
報を浮遊ゲート５に書き込んで不揮発性情報にする方法
について説明する。ドレイン領域３の電位を0Vにして、
第２の制御ゲート７に10V以上の高電圧を印加する。ゲ
ート酸化膜４は、全面あるいは、一部が約50Åのトンネ
ル酸化膜に形成されていると、第２の制御ゲート７を高
電圧にすることによって、浮遊ゲート５も容量結合によ
り高電圧になるため、トンネル酸化膜に高電界が印加さ
れ、基板１よりトンネル酸化膜を介して浮遊ゲート５へ
電子が注入される。この場合、浮遊ゲート５の電位は、
もう一方の制御ゲートである第１の制御ゲート９からも
制御されている。従って、第１の制御ゲート９に5V程度
の高い電位の揮発情報が蓄積されている場合には、浮遊
ゲート５の電位は、より高電位になるため、浮遊ゲート
５に多くの電子が基板１から注入される。逆に、第１の
制御ゲート９の電位が0Vの場合には、浮遊ゲート５の電
位は0V側に引っ張られるために、浮遊ゲート５に基板か
ら少数の電子しか注入されない。即ち、揮発情報入力ゲ
ートによって揮発情報入力端子10から第１の制御ゲート
９に書き込まれた揮発情報量に応じて、基板１から浮遊
ゲート５への電子注入量を変化させることができる。電
荷のやりとりは、基板１と浮遊ゲート５との間で行われ
るため、第１の制御ゲート９の電荷量はほとんど変化し
ない。浮遊ゲート５の中の電子は絶縁膜中では揮発しな
いから、揮発情報を不揮発性情報に書き込んだことにな
る。第１の制御ゲートへの仮書き込みされた電位の最大
値と最小値の差を5V以上に大きくすれば、揮発情報によ
って変化する電位注入量の差も大きくできる。本発明の
書き込み方法によって、浮遊ゲート５に書き込まれた不
揮発性の情報は、紫外線照射または、トンネル酸化膜に
逆方向の高電圧を印加することにより消去することがで
きる。浮遊ゲート５が揮発情報を記憶することができる
第１の制御ゲート９と容量結合していることにより、ト
ンネル酸化膜を利用しない方法でも不揮発性に書き込む
こともできる。例えば、ソース領域２に0V,ドレイン領
域３に5V以上の高電圧を印加した状態で第２の制御ゲー
トに10V以上の高電圧を印加すると、第１の制御ゲート
９に5Vが記憶されている場合は、浮遊ゲート５はより高
電位になるためにドレイン領域３近傍に発生したチャン
ネルホットエレクトロンが多数浮遊ゲート５に注入され
る。逆に、第１の制御ゲート９に0Vが記憶されている場
合は、浮遊ゲート５の電位は低いために、チャネルホッ
トエレクトロンは浮遊ゲート５に少数しか注入されな
い。
報を浮遊ゲート５に書き込んで不揮発性情報にする方法
について説明する。ドレイン領域３の電位を0Vにして、
第２の制御ゲート７に10V以上の高電圧を印加する。ゲ
ート酸化膜４は、全面あるいは、一部が約50Åのトンネ
ル酸化膜に形成されていると、第２の制御ゲート７を高
電圧にすることによって、浮遊ゲート５も容量結合によ
り高電圧になるため、トンネル酸化膜に高電界が印加さ
れ、基板１よりトンネル酸化膜を介して浮遊ゲート５へ
電子が注入される。この場合、浮遊ゲート５の電位は、
もう一方の制御ゲートである第１の制御ゲート９からも
制御されている。従って、第１の制御ゲート９に5V程度
の高い電位の揮発情報が蓄積されている場合には、浮遊
ゲート５の電位は、より高電位になるため、浮遊ゲート
５に多くの電子が基板１から注入される。逆に、第１の
制御ゲート９の電位が0Vの場合には、浮遊ゲート５の電
位は0V側に引っ張られるために、浮遊ゲート５に基板か
ら少数の電子しか注入されない。即ち、揮発情報入力ゲ
ートによって揮発情報入力端子10から第１の制御ゲート
９に書き込まれた揮発情報量に応じて、基板１から浮遊
ゲート５への電子注入量を変化させることができる。電
荷のやりとりは、基板１と浮遊ゲート５との間で行われ
るため、第１の制御ゲート９の電荷量はほとんど変化し
ない。浮遊ゲート５の中の電子は絶縁膜中では揮発しな
いから、揮発情報を不揮発性情報に書き込んだことにな
る。第１の制御ゲートへの仮書き込みされた電位の最大
値と最小値の差を5V以上に大きくすれば、揮発情報によ
って変化する電位注入量の差も大きくできる。本発明の
書き込み方法によって、浮遊ゲート５に書き込まれた不
揮発性の情報は、紫外線照射または、トンネル酸化膜に
逆方向の高電圧を印加することにより消去することがで
きる。浮遊ゲート５が揮発情報を記憶することができる
第１の制御ゲート９と容量結合していることにより、ト
ンネル酸化膜を利用しない方法でも不揮発性に書き込む
こともできる。例えば、ソース領域２に0V,ドレイン領
域３に5V以上の高電圧を印加した状態で第２の制御ゲー
トに10V以上の高電圧を印加すると、第１の制御ゲート
９に5Vが記憶されている場合は、浮遊ゲート５はより高
電位になるためにドレイン領域３近傍に発生したチャン
ネルホットエレクトロンが多数浮遊ゲート５に注入され
る。逆に、第１の制御ゲート９に0Vが記憶されている場
合は、浮遊ゲート５の電位は低いために、チャネルホッ
トエレクトロンは浮遊ゲート５に少数しか注入されな
い。
以上説明したように、本発明の揮発性および不揮発性
の書き込み方法によれば、揮発情報を不揮発性情報に簡
単に短時間で書き込むことができる。多数の情報を一括
して書き込むには、注入効率の良いトンネル電流を用い
る方法が低消費電流にするために最も適している。
の書き込み方法によれば、揮発情報を不揮発性情報に簡
単に短時間で書き込むことができる。多数の情報を一括
して書き込むには、注入効率の良いトンネル電流を用い
る方法が低消費電流にするために最も適している。
次に、書き込まれた不揮発性の情報の読み出し方法に
ついて説明する。第２の制御ゲート７及び第１の制御ゲ
ート９に一定の読み出し電圧（0Vでもよい）を印加した
状態で、ソース領域２とドレイン領域３との間の基板１
の表面部分である第１の半導体領域51のチャネルコンダ
クタンスをモニターすることにより、不揮発性情報を読
み出すことができる。即ち、浮遊ゲート５に多数の電子
が注入されている場合は、半導体領域51は低チャネルコ
ンダクタンスであり、浮遊ゲート５に少数の電子あるい
は多数の正孔が入っている場合には半導体領域51は高チ
ャネルコンダクタンスになる。揮発性情報の読み出しも
同様にできる。
ついて説明する。第２の制御ゲート７及び第１の制御ゲ
ート９に一定の読み出し電圧（0Vでもよい）を印加した
状態で、ソース領域２とドレイン領域３との間の基板１
の表面部分である第１の半導体領域51のチャネルコンダ
クタンスをモニターすることにより、不揮発性情報を読
み出すことができる。即ち、浮遊ゲート５に多数の電子
が注入されている場合は、半導体領域51は低チャネルコ
ンダクタンスであり、浮遊ゲート５に少数の電子あるい
は多数の正孔が入っている場合には半導体領域51は高チ
ャネルコンダクタンスになる。揮発性情報の読み出しも
同様にできる。
以上説明したように、本発明によれば揮発情報入力領
域10から入力した揮発情報は、浮遊ゲート５に簡単に不
揮発性に書き込むことができ、さらに、揮発性情報入力
領域10と異なるソーソ領域２とドレイン領域３との間の
第１の半導体領域51のチャネルコンダクタンスモニター
により、不揮発性情報を読み出すことができる。
域10から入力した揮発情報は、浮遊ゲート５に簡単に不
揮発性に書き込むことができ、さらに、揮発性情報入力
領域10と異なるソーソ領域２とドレイン領域３との間の
第１の半導体領域51のチャネルコンダクタンスモニター
により、不揮発性情報を読み出すことができる。
第１図において、揮発情報として5Vより大きな高電位
を第１の制御ゲートに書き込めば、不揮発性の情報を正
確に書き込むことができる。何故なら、不揮発性に書き
込む場合、第１の制御ゲート９の電位が大きく影響する
ためである。また、不揮発性書き込み時に、第１の制御
ゲート９上の絶縁膜８からのリーク電流は、きわめてわ
ずかであるため、第１の制御ゲート９に仮書き込みされ
た情報は、安定している。それゆえ、安定した不揮発性
書き込みができる。
を第１の制御ゲートに書き込めば、不揮発性の情報を正
確に書き込むことができる。何故なら、不揮発性に書き
込む場合、第１の制御ゲート９の電位が大きく影響する
ためである。また、不揮発性書き込み時に、第１の制御
ゲート９上の絶縁膜８からのリーク電流は、きわめてわ
ずかであるため、第１の制御ゲート９に仮書き込みされ
た情報は、安定している。それゆえ、安定した不揮発性
書き込みができる。
第１図に示した半導体メモリセルの構造は、第１の制
御ゲート９を基板１の表面に設けた例である。第２図で
はこの第１の制御ゲートの電位を設定するスイッチング
トランジスタが薄膜トランジスタで形成されている。第
２図は本発明の第２の実施例の半導体メモリの単一メモ
リセルの断面図である。チャネル形成領域1Aは、例えば
多結晶シリコン膜又は端結晶シリコン膜のような薄膜で
形成されており、第１の制御ゲート9Aの電位は、揮発情
報入力ゲート12Aと揮発情報入力領域10A（第１図の揮発
情報入力領域10と同じ機能を有している）からの電位に
より第１図と同様に書き込むことができる。第２図のよ
うに、第１の制御ゲート9Aを薄膜で形成することによ
り、メモリセルの高集積化が容易になる。
御ゲート９を基板１の表面に設けた例である。第２図で
はこの第１の制御ゲートの電位を設定するスイッチング
トランジスタが薄膜トランジスタで形成されている。第
２図は本発明の第２の実施例の半導体メモリの単一メモ
リセルの断面図である。チャネル形成領域1Aは、例えば
多結晶シリコン膜又は端結晶シリコン膜のような薄膜で
形成されており、第１の制御ゲート9Aの電位は、揮発情
報入力ゲート12Aと揮発情報入力領域10A（第１図の揮発
情報入力領域10と同じ機能を有している）からの電位に
より第１図と同様に書き込むことができる。第２図のよ
うに、第１の制御ゲート9Aを薄膜で形成することによ
り、メモリセルの高集積化が容易になる。
第３図も本発明の第３実施例の半導体不揮発性メモリ
の単一セルの断面図であるが、この場合は、不揮発性書
き込み手段として電荷蓄積絶縁膜5Aを用いている。この
場合は、電荷蓄積機構が絶縁膜で形成された電荷蓄積絶
縁層5Aであるために、第１の制御ゲート9Aが、第３図に
示すように絶縁膜8Aを介して電荷蓄積絶縁膜5A上に設け
られている。揮発情報を第１の制御ゲート9Aへの書き込
む方法、及び電荷蓄積絶縁膜へ不揮発性に書き込む方
法、さらにはソース領域２とドレイン領域３との間の第
１の半導体領域51のチャネルコンダクタンス変化をモニ
ターする読み出し方法は、第１図のメモリと同様に行わ
れるとともに、電荷蓄積絶縁膜の有無にかかわらず揮発
性メモリの動作を行うことができる。
の単一セルの断面図であるが、この場合は、不揮発性書
き込み手段として電荷蓄積絶縁膜5Aを用いている。この
場合は、電荷蓄積機構が絶縁膜で形成された電荷蓄積絶
縁層5Aであるために、第１の制御ゲート9Aが、第３図に
示すように絶縁膜8Aを介して電荷蓄積絶縁膜5A上に設け
られている。揮発情報を第１の制御ゲート9Aへの書き込
む方法、及び電荷蓄積絶縁膜へ不揮発性に書き込む方
法、さらにはソース領域２とドレイン領域３との間の第
１の半導体領域51のチャネルコンダクタンス変化をモニ
ターする読み出し方法は、第１図のメモリと同様に行わ
れるとともに、電荷蓄積絶縁膜の有無にかかわらず揮発
性メモリの動作を行うことができる。
第４図は、本発明の半導体不揮発性メモリにおいて、
随時電位設定手段としてダイオードを用いる場合の第４
の実施例の断面図である。１は半導体基板、100はフィ
ールド絶縁膜であり、フィールド絶縁膜100の上に、多
結晶薄膜が形成され、Ｎ型多結晶シリコン膜で形成され
た第１の制御ゲート91AとＰ型多結晶シリコン膜101によ
りPNダイオードを形成し、Ｎ型多結晶シリコン膜103と
Ｐ型シリコン膜102により逆のNPダイオードを形成して
いる。
随時電位設定手段としてダイオードを用いる場合の第４
の実施例の断面図である。１は半導体基板、100はフィ
ールド絶縁膜であり、フィールド絶縁膜100の上に、多
結晶薄膜が形成され、Ｎ型多結晶シリコン膜で形成され
た第１の制御ゲート91AとＰ型多結晶シリコン膜101によ
りPNダイオードを形成し、Ｎ型多結晶シリコン膜103と
Ｐ型シリコン膜102により逆のNPダイオードを形成して
いる。
ダイオードの整流作用により、第１の制御デートの電
位を0Vから電源電圧まで揮発的に設定できる。この設定
された情報は、第１図から第３図のメモリと同じ方法で
不揮発性情報に書き込み、更に、その情報を読み出すこ
とができる。
位を0Vから電源電圧まで揮発的に設定できる。この設定
された情報は、第１図から第３図のメモリと同じ方法で
不揮発性情報に書き込み、更に、その情報を読み出すこ
とができる。
次に、揮発性情報入力ゲートに随時電位設定手段を設
けた場合の実施例について説明する。第５図は、本発明
の第５の実施例の半導体不揮発性メモリの単一セルの断
面図である。第１図の実施例のメモリの揮発情報入力ゲ
ートに随時電位設定手段としてトランジスタが設けられ
ている。Ｐ型半導体基板１の表面部分にN+型のソース領
域112,ドレイン領域111が設けられ、そのソース領域112
とドレイン領域111との間の基板１の表面部分にゲート
絶縁膜113を介してゲート電極110が設けられている。こ
のトランジスタを随時電位設定手段として機能させるこ
とにより、揮発情報入力ゲート12に揮発情報を随時書き
込むことができる。即ち、ゲート電極110に閾値電圧以
上の電位を印加すると共に、ドレイン領域に0Vあるいは
正電位Vsを印加すると、ドレイン領域111が0Vのときは
配線W109を介して、揮発情報入力ゲート12に0Vが書き込
まれ、ドレイン領域111に正電位Vsが印加された場合
は、配線W109を介して正電位Vsが揮発情報入力ゲート12
に書き込まれる。この後、ゲート電極110の電圧を0Vに
戻す。このように随時電位設定手段により、揮発情報入
力ゲートに揮発性情報が書き込まれると、その揮発情報
に対応して、揮発情報入力ゲート12の下のチャネル領域
のインピーダンスが変化する。即ち、揮発情報入力ゲー
ト12に正電位Vsが揮発性情報として書き込まれている場
合には、揮発情報入力領域10に0V印加すれば、第１の制
御ゲート９も0Vになる。逆に、揮発情報入力ゲート12に
0Vの揮発情報が書き込まれている場合には、その下のチ
ャネルは高インピーダンスであるために、第１の制御ゲ
ート９は浮遊電位となる。従って、第２の制御ゲート７
に高電位を印加すれば、第１の制御ゲート９の電位が0V
の場合は、浮遊ゲート電極５の電位は第１の制御ゲート
９の電位0Vに引っ張られてあまり高電位にならないか
ら、基板１から浮遊ゲート電極５に電子は注入されな
い。逆に、第１の制御ゲート９の電位がフローティング
の場合には、浮遊ゲート電極５の電位は、第２の制御ゲ
ート７によって充分高電位になるために、基板１より浮
遊ゲート電極５に電子が注入される。基板１から電子を
注入する方法としては、ゲート酸化膜４を約100Å程度
に薄くしておいて、ソース領域２及びドレイン領域３の
電位を0Vにすれば、ゲート酸化膜４に高電界が加わりト
ンネル電流が流れて、浮遊ゲート電極５に電子が注入さ
れる。また、ソース領域２を0V,ドレイン領域３に約10V
の高電位を印加すれば、ドレイン領域３の近傍にチャネ
ルホットエレクトロンが発生して、その一部が浮遊ゲー
ト５に注入される。
けた場合の実施例について説明する。第５図は、本発明
の第５の実施例の半導体不揮発性メモリの単一セルの断
面図である。第１図の実施例のメモリの揮発情報入力ゲ
ートに随時電位設定手段としてトランジスタが設けられ
ている。Ｐ型半導体基板１の表面部分にN+型のソース領
域112,ドレイン領域111が設けられ、そのソース領域112
とドレイン領域111との間の基板１の表面部分にゲート
絶縁膜113を介してゲート電極110が設けられている。こ
のトランジスタを随時電位設定手段として機能させるこ
とにより、揮発情報入力ゲート12に揮発情報を随時書き
込むことができる。即ち、ゲート電極110に閾値電圧以
上の電位を印加すると共に、ドレイン領域に0Vあるいは
正電位Vsを印加すると、ドレイン領域111が0Vのときは
配線W109を介して、揮発情報入力ゲート12に0Vが書き込
まれ、ドレイン領域111に正電位Vsが印加された場合
は、配線W109を介して正電位Vsが揮発情報入力ゲート12
に書き込まれる。この後、ゲート電極110の電圧を0Vに
戻す。このように随時電位設定手段により、揮発情報入
力ゲートに揮発性情報が書き込まれると、その揮発情報
に対応して、揮発情報入力ゲート12の下のチャネル領域
のインピーダンスが変化する。即ち、揮発情報入力ゲー
ト12に正電位Vsが揮発性情報として書き込まれている場
合には、揮発情報入力領域10に0V印加すれば、第１の制
御ゲート９も0Vになる。逆に、揮発情報入力ゲート12に
0Vの揮発情報が書き込まれている場合には、その下のチ
ャネルは高インピーダンスであるために、第１の制御ゲ
ート９は浮遊電位となる。従って、第２の制御ゲート７
に高電位を印加すれば、第１の制御ゲート９の電位が0V
の場合は、浮遊ゲート電極５の電位は第１の制御ゲート
９の電位0Vに引っ張られてあまり高電位にならないか
ら、基板１から浮遊ゲート電極５に電子は注入されな
い。逆に、第１の制御ゲート９の電位がフローティング
の場合には、浮遊ゲート電極５の電位は、第２の制御ゲ
ート７によって充分高電位になるために、基板１より浮
遊ゲート電極５に電子が注入される。基板１から電子を
注入する方法としては、ゲート酸化膜４を約100Å程度
に薄くしておいて、ソース領域２及びドレイン領域３の
電位を0Vにすれば、ゲート酸化膜４に高電界が加わりト
ンネル電流が流れて、浮遊ゲート電極５に電子が注入さ
れる。また、ソース領域２を0V,ドレイン領域３に約10V
の高電位を印加すれば、ドレイン領域３の近傍にチャネ
ルホットエレクトロンが発生して、その一部が浮遊ゲー
ト５に注入される。
以上述べたように、トランジスタから成る随時電位設
定手段によって設定された揮発性情報が、不揮発性情報
へとプログラムされる。従って、随時電位設定手段であ
るトランジスタのゲート110とドレイン領域111とでワー
ド線及びビット線から成るマトリックスを構成すれば、
メモリのアレイを構成できる。揮発性メモリの書き込み
として、この随時電位設定手段によりアレイの各々のメ
モリセルに揮発情報を短時間で書き込んだ後、第２の制
御ゲートに高電圧を印加すれば、各々のメモリセルの揮
発情報に応じてアレイ全ビットに一括して不揮発性情報
をプログラムすることができる。第２図及び第３図に示
す本発明の実施例においても、第５図と同様に随時電位
設定手段を設けることができる。また、随時電位設定手
段として、第５図の実施例においては、同一基板内に設
けたトランジスタを用いたが、絶縁基板上に設けた半導
体薄膜に作製したトランジスタでもよい。
定手段によって設定された揮発性情報が、不揮発性情報
へとプログラムされる。従って、随時電位設定手段であ
るトランジスタのゲート110とドレイン領域111とでワー
ド線及びビット線から成るマトリックスを構成すれば、
メモリのアレイを構成できる。揮発性メモリの書き込み
として、この随時電位設定手段によりアレイの各々のメ
モリセルに揮発情報を短時間で書き込んだ後、第２の制
御ゲートに高電圧を印加すれば、各々のメモリセルの揮
発情報に応じてアレイ全ビットに一括して不揮発性情報
をプログラムすることができる。第２図及び第３図に示
す本発明の実施例においても、第５図と同様に随時電位
設定手段を設けることができる。また、随時電位設定手
段として、第５図の実施例においては、同一基板内に設
けたトランジスタを用いたが、絶縁基板上に設けた半導
体薄膜に作製したトランジスタでもよい。
以上説明した実施例において、第１及び第２の半導体
領域として、半導体基板をそのまま用いたが、基板内に
設けられた逆導電型の半導体領域でもよいし、絶縁膜上
に設けられた半導体薄膜でもよいことは言うまでもな
い。
領域として、半導体基板をそのまま用いたが、基板内に
設けられた逆導電型の半導体領域でもよいし、絶縁膜上
に設けられた半導体薄膜でもよいことは言うまでもな
い。
また、以上の説明では不揮発性書き込みについて主に
説明してきたが、不揮発性に書き込む必要がない場合に
は、例えば、随時電位設定手段により第１のゲートへ所
定電位を仮書き込みした後に、第２のゲートへ不揮発書
き込み電圧を与えなければ、有限期間情報を記憶するメ
モリとして使用することが出来ることは言うまでもな
い。この場合は、構成によっては電荷蓄積機構は不要と
なる。
説明してきたが、不揮発性に書き込む必要がない場合に
は、例えば、随時電位設定手段により第１のゲートへ所
定電位を仮書き込みした後に、第２のゲートへ不揮発書
き込み電圧を与えなければ、有限期間情報を記憶するメ
モリとして使用することが出来ることは言うまでもな
い。この場合は、構成によっては電荷蓄積機構は不要と
なる。
また、メモリセルをマトリックス状アレイにする場合
は、従来のメモリと同様に、随時電位設定手段であるト
ランジスタのゲートをワード線、ドレインをビット線と
することにより、揮発情報を選択的に書き込むことがで
きる。メモリセルの情報は、第２のゲートをワード線、
第２の領域をビット線に配線することにより選択的に各
々のメモリセルの情報を読み出すことができる。アレイ
構成によっては、随時電位設定手段のトランジスタドレ
イン（揮発性情報入手領域）と第２領域とを共通とする
ことができる。
は、従来のメモリと同様に、随時電位設定手段であるト
ランジスタのゲートをワード線、ドレインをビット線と
することにより、揮発情報を選択的に書き込むことがで
きる。メモリセルの情報は、第２のゲートをワード線、
第２の領域をビット線に配線することにより選択的に各
々のメモリセルの情報を読み出すことができる。アレイ
構成によっては、随時電位設定手段のトランジスタドレ
イン（揮発性情報入手領域）と第２領域とを共通とする
ことができる。
この発明は、以上説明したようにダイオードあるいは
トランジスタによる揮発情報発生手段と、揮発情報を電
荷蓄積機構に不揮発性情報として、プログラムする方法
とそのための半導体メモリであり、半導体メモリの構成
が簡単であるために高ビット化が容易であるとともに、
随時電位設定手段により揮発性設定を高速で行った後
に、揮発情報を一括して不揮発性情報にプログラムする
ので、不揮発性情報のプログラムを高速に行うことがで
きる効果がある。
トランジスタによる揮発情報発生手段と、揮発情報を電
荷蓄積機構に不揮発性情報として、プログラムする方法
とそのための半導体メモリであり、半導体メモリの構成
が簡単であるために高ビット化が容易であるとともに、
随時電位設定手段により揮発性設定を高速で行った後
に、揮発情報を一括して不揮発性情報にプログラムする
ので、不揮発性情報のプログラムを高速に行うことがで
きる効果がある。
第１図はこの発明にかかる第１実施例の半導体不揮発性
メモリを構成するメモリセルの断面図であり、第２図は
揮発情報設定手段を薄膜トランジスタとした場合の本発
明の第２実施例の半導体不揮発性メモリを構成するメモ
リセルの断面図、第３図は電荷蓄積機構として絶縁膜を
用いた場合の本発明の第３実施例の半導体メモリを構成
するメモリセルの断面図、第４図は揮発性情報設定手段
として用いられる薄膜ダイオードの断面図である。第５
図は随時電位設定手段としてトランジスタを用いた場合
の本発明の第５実施例の半導体不揮発性メモリを構成す
るメモリセルの断面図である。 １……基板 ２……不揮発性メモリのソース領域 ３……不揮発性メモリのドレイン領域 ４……不揮発性メモリのゲート酸化膜 ５……浮遊ゲート ６……第２の制御ゲート絶縁膜 ７……第２の制御ゲート ８……第１の制御ゲート絶縁膜 ９……第１の制御ゲート 10……揮発情報入力領域 11……揮発情報入力ゲート絶縁膜 12……揮発情報入力ゲート 51……第１の半導体領域 110……随時電位設定トランジスタのゲート電極 111……随時電位設定トランジスタのドレイン領域 112……随時電位設定トランジスタのソース領域 113……随時電位設定トランジスタのゲート絶縁膜
メモリを構成するメモリセルの断面図であり、第２図は
揮発情報設定手段を薄膜トランジスタとした場合の本発
明の第２実施例の半導体不揮発性メモリを構成するメモ
リセルの断面図、第３図は電荷蓄積機構として絶縁膜を
用いた場合の本発明の第３実施例の半導体メモリを構成
するメモリセルの断面図、第４図は揮発性情報設定手段
として用いられる薄膜ダイオードの断面図である。第５
図は随時電位設定手段としてトランジスタを用いた場合
の本発明の第５実施例の半導体不揮発性メモリを構成す
るメモリセルの断面図である。 １……基板 ２……不揮発性メモリのソース領域 ３……不揮発性メモリのドレイン領域 ４……不揮発性メモリのゲート酸化膜 ５……浮遊ゲート ６……第２の制御ゲート絶縁膜 ７……第２の制御ゲート ８……第１の制御ゲート絶縁膜 ９……第１の制御ゲート 10……揮発情報入力領域 11……揮発情報入力ゲート絶縁膜 12……揮発情報入力ゲート 51……第１の半導体領域 110……随時電位設定トランジスタのゲート電極 111……随時電位設定トランジスタのドレイン領域 112……随時電位設定トランジスタのソース領域 113……随時電位設定トランジスタのゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神谷 昌明 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 審査官 池渕 立 (56)参考文献 特開 昭61−225860（ＪＰ，Ａ) 特開 昭60−182776（ＪＰ，Ａ) 特開 昭60−175437（ＪＰ，Ａ)
Claims (17)
- 【請求項１】基板に設けられた第１の表面を有する第１
の半導体領域と、前記第１の表面上に設けられた荷電蓄
積機構と、前記荷電蓄積機構に容量結合して設けられた
第１の制御ゲートと、前記第１の表面とキャリアの授受
をできるように接続された第２の領域と、前記第１の制
御ゲートに容量結合して設けられた第２の制御ゲートよ
りなるメモリセルをアレイ状に複数集積した不揮発性半
導体メモリにおいて、前記各々のメモリセルは、前記各
々の第１の制御ゲートに接続して設けられた随時電位設
定手段を有することを特徴とする不揮発性半導体メモ
リ。 - 【請求項２】前記随時電位設定手段がトランジスタから
構成されている請求項１記載の不揮発性半導体メモリ。 - 【請求項３】前記随時電位設定手段が薄膜トランジスタ
から構成されている請求項１記載の不揮発性半導体メモ
リ。 - 【請求項４】前記トランジスタ又は前記薄膜トランジス
タのゲートが情報入力ゲートであり、前記トランジスタ
又は前記薄膜トランジスタのドレイン又はソースが情報
入力領域であり、前記トランジスタ又は前記薄膜トラン
ジスタのドレイン又はソースが前記第１の制御ゲートに
接続する請求項２乃至３記載の不揮発性半導体メモリ。 - 【請求項５】前記トランジスタ又は前記薄膜トランジス
タのドレイン又はソースが前記第１の制御ゲートと共通
領域を構成する請求項２乃至４記載の不揮発性半導体メ
モリ。 - 【請求項６】前記随時電位設定手段がダイオードから構
成されている請求項１記載の不揮発性半導体メモリ。 - 【請求項７】前記トランジスタのゲートが第２のトラン
ジスタのソース又はドレインに接続し、前記第２のトラ
ンジスタのゲートが情報入力ゲートであり、前記第２の
トランジスタのドレイン又はソースが情報入力領域であ
る請求項２記載の不揮発性半導体メモリ。 - 【請求項８】基板に設けられた第１の表面を有する半導
体領域と、前記第１の表面上に設けられた電荷蓄積機構
と、前記電荷蓄積機構に接近して設けられ、前記電荷蓄
積機構を介して前記第１の表面に電界を及ぼす第１の制
御ゲートと、前記第１の表面とキャリアの授受をできる
ように接続された第２の領域と、前記第１の制御ゲート
に容量結合して設けられた第２の制御ゲートよりなるメ
モリセルをアレイ状に複数集積した不揮発性半導体メモ
リにおいて、前記各々のメモリセルは、前記各々の第１
の制御ゲートに接続して設けられた随時電位設定手段を
有することを特徴とする不揮発性半導体メモリ。 - 【請求項９】前記随時電位設定手段がトランジスタから
構成されている請求項８記載の不揮発性半導体メモリ。 - 【請求項１０】前記随時電位設定手段が薄膜トランジス
タから構成されている請求項８記載の不揮発性半導体メ
モリ。 - 【請求項１１】前記トランジスタ又は前記薄膜トランジ
スタのゲートが情報入力ゲートであり、前記トランジス
タ又は前記薄膜トランジスタのドレイン又はソースが情
報入力領域であり、前記トランジスタ又は前記薄膜トラ
ンジスタのドレイン又はソースが前記第１の制御ゲート
に接続する請求項９乃至10記載の不揮発性半導体メモ
リ。 - 【請求項１２】前記トランジスタ又は前記薄膜トランジ
スタのドレイン又はソースが前記第１の制御ゲートと共
通領域を構成する請求項９乃至11記載の不揮発性半導体
メモリ。 - 【請求項１３】前記随時電位設定手段がダイオードから
構成されている請求項８記載の不揮発性半導体メモリ。 - 【請求項１４】前記トランジスタのゲートが第２のトラ
ンジスタのソース又はドレインに接続し、前記第２のト
ランジスタのゲートが情報入力ゲートであり、前記第２
のトランジスタのドレイン又はソースが情報入力領域で
ある請求項９記載の不揮発性半導体メモリ。 - 【請求項１５】基板に設けられた第１の表面を有する第
１の半導体領域と、前記第１の表面上に設けられた荷電
蓄積機構と、前記荷電蓄積機構に容量的に結合して設け
られた第１の制御ゲートと、前記第１の表面とキャリア
の授受をできるように電気的に接続された第２の領域
と、前記荷電蓄積機構あるいは前記第１の制御ゲートに
容量的に結合して設けられた第２の制御ゲートと、前記
第１の制御ゲートに接続して設けられた随時電位設定手
段とからなるメモリセルをアレイ状に複数集積した不揮
発性半導体メモリの動作方法であって、前記第２の制御
ゲートに電圧を印加して不揮発生の書き込みを前記メモ
リセルに行うに先立ち、前記第１の制御ゲートに所定電
位を前記随時電位設定手段より、揮発的に仮書き込みを
した後、不揮発生書き込み指令によって書き込むべき全
ての各々のメモリセルの第２の制御ゲートに一度に不輝
発生書き込み電圧を印加して、前記仮書き込みした情報
を前記各メモリセルの前記荷電蓄積機構に不揮発的に書
き込むことを特徴とする不揮発性半導体メモリの動作方
法。 - 【請求項１６】基板に設けられた第１の表面を有する第
１の半導体領域と、前記第１の表面上に設けられた電荷
蓄積機構と、前記電荷蓄積機構に接近して設けられ、前
記電荷蓄積機構を介して前記第１の表面に電界を及ぼす
第１の制御ゲートと、前記第１の表面とキャリアの授受
をできるように電気的接続された第２の領域と、前記電
荷蓄積機構あるいは前記第１の制御ゲートに容量的に結
合して設けられた第２の制御ゲートと、前記第１の制御
ゲートに接続して設けられた随時電位設定手段とから成
るメモリセルをアレイ状に複数集積した不揮発性半導体
メモリの動作方法であって、前記第２の制御ゲートに電
位を印加して不揮発性の書き込みを前記メモリセルに行
うに先立ち、前記第１の制御ゲートに所定電位を前記随
時電位設定手段より、揮発的に仮書き込みをした後、不
揮発性書き込み指令によって書き込むべき全ての各々の
メモリセルの第２の制御ゲートに一度に不揮発性書き込
み電圧を印加して、前記仮書き込みした情報を前記各メ
モリセルの前記電荷蓄積機構に不揮発的に書き込むこと
を特徴とする不揮発性半導体メモリの動作方法。 - 【請求項１７】基板に設けられた第１の表面を有する第
１の半導体領域と、前記第１の表面上に設けられた荷電
蓄積機構と、前記荷電蓄積機構に容量結合して設けられ
た第１の制御ゲートと、前記第１の表面とキャリアの授
受をできるように接続された第２の領域と、前記荷電蓄
積機構に容量結合して設けられた第２の制御ゲートより
なるメモリセルをアレイ状に複数集積した不揮発性半導
体メモリにおいて、前記各々のメモリセルは、前記各々
の第１の制御ゲートに接続して設けられた随時電位設定
手段を有することを特徴とする不揮発性半導体メモリ。
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