KR950021313A - 반도체 소자의 패턴 중첩오차 측정방법 - Google Patents

반도체 소자의 패턴 중첩오차 측정방법 Download PDF

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Abstract

본 발명은 반도체 소장의 패턴 중첩오차 측정방법에 관한 것으로, 반도체 제조시 다수 형성된 패턴간의 중첩오차를 중첩측정장치(Overlay Measurement Mechanism)로 측정함에 있어, 다층을 이루는 제1패턴, 제2패턴 및 제3패턴을 형성하여 이들을 중첩마크로 하여 패턴간의 중첩오차를 한번에 측정할 수 있는 반도체 소장의 패턴 중첩오차 측정방법에 관해 기술된다.

Description

반도체 소자의 패턴 중첩오차 측정방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 패턴 중접오차를 측정하는 방법을 설명하기 위해 도시한 다층간 중첩측정마크 패턴의 평면도.
제3도는 본 발명의 일실시예를 도시한 반도체 소자의 평면도.

Claims (6)

  1. 반도체 소자의 패턴 중첩오차 측정방법에 있어서, 다층을 이루는 쟤1패턴(11), 제2패턴(12) 및 제3패턴(13)을 형성하여 이들을 중첩마크로 하여 중첩측정장치로서 각 패턴간의 측정오차를 측정하는 것을 특징으로 하는 반도체 소장의 패턴 중첩오차 측정방법.
  2. 제1항에 있어서, 상기 제1패턴(11)을 형성한 후 제2패턴(12)을 형성하고, 이들 두 패턴과 중첩오차를 측정하고자 하는 패턴으로 제3패턴(13)을 형성하는 것을 특징으로 하는 반도체 소장의 패턴 중첩오차 측정방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2패턴(11 및 12)은 도전층 패턴이고, 상기 제3패턴(13)은 포토레지스트 패턴이 되는 측정마크 패턴인 것을 특징으로 하는 반도체 소장의 패턴 중첩오차 측정방법.
  4. 제1항 또는 제2항에 있어서, 상기 제3패턴(13)이 도전층 패턴이고, 상기 제1 및 제2패턴(11 및 12)중 다른 하나가 포토레지스트 패턴이 되는 측정마크 패턴인 것을 특징으로 하는 반도체 소장의 패턴 중첩오차 측정 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 및 제2패턴(11 및 12)은 바깥쪽 박스를 이루고, 상기 제3패턴(13)은 안쪽 박스를 이루는 마크패턴인 것을 특징으로 하는 반도체 소장의 패턴 중첩오차 측정방법.
  6. 제5항에 있어서, 상기 제1 및 2패턴(11 및 12)이 인접하는 부분은 0.5∼2㎛ 정도로 이격 거리를 둔 45°경사 패턴을 이루거나 어느 한쪽 방향으로 0°또는 90°치우친 패턴인 것을 특징으로 하는 반도체 소자의 패턴 중첩오차 측정방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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