KR950015783A

KR950015783A - 반도체 메모리장치 및 그 제조방법

Info

Publication number: KR950015783A
Application number: KR1019930025163A
Authority: KR
Inventors: 전영권
Original assignee: 문정환; 금성일렉트론 주식회사
Priority date: 1993-11-24
Filing date: 1993-11-24
Publication date: 1995-06-17
Also published as: KR0135164B1

Abstract

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 적충구조의 커패시터에 있어서 커패시터 용량을 증대시키고 제조공정의 신뢰도를 향상시키기 위해 반도체기판(100)과; 상기 반도체기판(100)상에 형성된 게이트전극(21)과 소오스 및 드레인영역 (22)으로 이루어진 트랜지스터; 상기 트랜지스터 전면에 형성되며 트랜지스터의 소오스 및 드레인영역 (22) 부위를 노출시키면서 그 상부에 곡면부를 가진 콘택홀을 갖춘 절연막; 및 상기 절연막에 형성된 콘택홀의 내측면 및 콘택홀 상부의 곡면부를 따라 형성되며 상기 절연막(23)의 상부 소정부분까지 연장되어 형성된 제1도전층(26)과, 상기 절연막(23) 상부 부위에 형성된 제1도전층(26)상에 형성된 내측으로 곡면부를 가지면서 구부러진 형태의 제2도전층(34)으로 구성된 커패시터 스토리지노드를 포함하는 반도체 메모리장치를 제공한다.

Description

반도체 메모리장치 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 제1실시예에 의한 메모리장치의 커패시터 형성방법을 도시한 공정순서도,

제3도는 본 발명의 제1실시예에 의한 메모리장치의 커패시터 형성방법에 의해 형성된 커패시터 단면구조도,

제4도는 본 발명의 제2실시예에 의한 메모리장치의 커패시터 형성방법을 도시한 도면,

제5도는 본 발명의 제3실시예에 의한 메모리장치의 커패시터의 형성방법을 도시한 공정순서도.

Claims

반도체기판(100)과; 상기 반도체기판(100)상에 형성된 게이트전극(21)과 소오스 및 드레인영역 (22)으로 이루어진 트랜지스터; 상기 트랜지스터 전면에 형성되며 트랜지스터의 소오스 및 드레인영역 (22) 부위를 노출시키면서 그 상부에 곡면부를 가진 콘택홀을 갖춘 절연막; 및 상기 절연막에 형성된 콘택홀의 내측면 및 콘택홀 상부의 곡면부를 따라 형성되며 상기 절연막(23)의 상부 소정부분까지 연장되어 형성된 제1도전층(26)과, 상기 절연막(23) 상부 부위에 형성된 제1도전층(26)상에 형성된 내측으로 곡면부를 가지면서 구부러진 형태의 제2도전층(34)으로 구성된 커패시터 스토리지노드를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 상부에 곡면부를 가진 콘택홀을 갖춘 절연막은 상기 트랜지스터 상부에 형성된 제1절연막(23)과, 제1절연막(23)상에 형성된 제2절연막패턴(24) 및 제2절연막패턴(24) 측면에 형성된 제3절연막 측벽(25)으로 이루어진 것임을 특징으로 하는 반도체 메모리장치.
제2항에 있어서, 상기 콘택홀상부의 곡면부는 상기 제2절연막패턴(24) 측면에 형성된 제3절연막측벽 (25)에 의해 형성되는 것임을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 커패시터 스토리지노드 전표면에 형성된 커패시터 유전체막(36)과 상기 커패서터 유전체막(36) 전면에 형성된 커패시터 플레이트전극(37)을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서, 상기 제1도전층(26)과 제2도전층(34)의 접속부분에 형성된 식각저지막(27)을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
제5항에 있어서, 상기 제2도전층(34)중의 일부분이 상기 식각저지막(27)으로 인한 단차를 가짐을 특징으로 하는 반도체 메모리장치.
반도체기판(100)상에 트랜지스터를 형성하는 단계와; 상기 트랜지스터가 형성된 반도체기판 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계; 결과물 전면에 제1도전층(26), 식각저지막(27) 및 임시막(28)을 차례로 형성하는 단계; 상기 임시막(28)과 식각저지막(27)을 선택적으로 식각하여 제1도전층을 노출시키는 단계; 결과물 전면에 절연막을 형성한 후 이를 에치백하여 상기 임시막(28) 측면에 임시막측별(30)을 형성하는 단계; 상기 임시막(28) 및 임시막측벽 (30)을 마스크로 이용하여 상기 제1도전층(26)을 패터닝하는 단계; 결과물상에 절연막(31)을 형성하는 단계; 상기 절연막(31)을 선택적으로 식각하는 단계; 상기 임시막(28) 및 임시막측벽 (30)을 제거하는 단계; 결과물 전면에 제2도전층(34)을 형성하는 단계; 상기 제2도전층(34)을 에치백하는 단계; 및 상기 절연막(32)을 제거하여 제1도전층(26)과 제2도전층(34)으로 이루어진 커패서터 스토리지노드(35)를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 트랜지스터가 형성된 반도체기판 전면에 형성된 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체기판 전면에 제1절연막(23)을 형성하는 공정과, 상기 제1절연막(23)상에 제2절연막(24)을 형성하는 공정, 상기 제2절연막을 선택적으로 식각하여 제2절연막패턴(24)을 형성하는 공정, 상기 제2절연막패턴이 형성된 제1절연막상에 제3절연막을 형성한 후 에치백하여 상기 제2절연막패턴(24)의 측면에 제3절연막측벽 (25)을 형성하는 공정, 상기 제2절연막패턴(24) 및 제3절연막측벽 (25)을 마스크로 이용하여 상기 제1절연막(23)을 선택적으로 식각하는 공정으로 이루어짐을 특징으로 하는 반도체 메모리장치의 제조방법.
제8항에 있어서, 상기 제2절연막(24)은 상기 제1절연막(23)과의 식각선택비가 큰 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 식각저지막(27)은 건식식각에 대해 상기 제1도전층(26)과의 식각선택성이 있는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제10항에 있어서, 상기 식각저지막은 폴리이미드(polyimide)나PIQ등과 같은유기성 절연막이자 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 임시막(28)은 습식식각에 대해 상기 식각저지막(27)과의 식각선택성을 가지는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 임시막측벽은 임시막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 절연막(31)은 습식식각에 대해 상기 임시막(28) 및 임시막측벽(3O)과의 식각선택성을 가지면서 건식식각에 대해 제1도전층(26)과의 식각선택성을 가지는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제14항에 있어서, 상기 절연막(31)은 폴리이미드등의 유기성 절연막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 트랜지스터가 형성된 반도체기판 전면에 형성된 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체기판 전면에 상기 절연막(23)을 형성한 후, 절연막(23)을 선택적으로 식각하여 소정부분에 콘택흩(38)을 형성한 다음 불활성 이온을 이용한 스퍼터식각을 행하여 콘택홀 상부 모서리부분을 식각하는 공정에 의해 이루어지는 것임을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 트랜지스터가 형성된 반도체기판 전면에 형성된 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체기판 전면에 절연막(23)을 형성한 후, 상기 절연막(23)을 선택적으로 식각하여 소정부분에 콘택홀(38)을 형성한 다음 상기 절연막을 습식식각하는 공정에 의해 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 트랜지스터가 형성된 반도체기판 전면에 형성된 절연막을 선택적으로 식각하여 상부에 곡면부를 가지는 콘택홀을 형성하는 단계는 트랜지스터가 형성된 반도체기판 전면에 절연막(23)을 형성한 후, 상기 절연막(23)을 선택적으로 식각하여 소정부분에 콘택홀(38)을 형성한 다음 상기 절연막을 등방성 건식식각하는 공정에 의해 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 제2도전층(34)을 에치백하는 공정시 상기 식각저지막(27)에 의해 상기 제1도전층(26)이 보호되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 제2도전층(34)을 에치백하는 단계후에 상기 제2도전층(34)을 마스크로 이용하여 상기 식각저지막(27)을 식각하는 단계가 더 호함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제2O항에 있어서, 상기 식각저지막(27)을 식각하는 단계는 건식식각 또는 습식식각을 이용하여 행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
제7항에 있어서, 상기 커패시터 스토리지노드(35)를 형성하는 단계후에 상기 커패시터 스토리지노드 표면에 커패시터 유전체막(36)을 형성하고, 상기 커패시터 유전체막(36) 전면에 커패시터 플레이트전극(37)을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.