JPH07312092A - ヒステリシスを有するセンス増幅器 - Google Patents

ヒステリシスを有するセンス増幅器

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JPH07312092A
JPH07312092A JP7135884A JP13588495A JPH07312092A JP H07312092 A JPH07312092 A JP H07312092A JP 7135884 A JP7135884 A JP 7135884A JP 13588495 A JP13588495 A JP 13588495A JP H07312092 A JPH07312092 A JP H07312092A
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JP
Japan
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transistor
sense amplifier
input
load
power supply
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Application number
JP7135884A
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English (en)
Inventor
Antonio Barcella
アントニオ・バルセッラ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Publication date
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Publication of JPH07312092A publication Critical patent/JPH07312092A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

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  • Read Only Memory (AREA)
  • Manipulation Of Pulses (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 スプリアストランジションの発生を抑制した
センス増幅器を提供する。 【構成】 差動センス増幅器のスイッチングフェーズの
間に正のフィードバックを正のフィードバックトランジ
スタＭ２を駆動することにより実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にメモリデバイス
の読出回路に関し、より詳細には冗長メモリシステム用
及び比較的大きいビットライン及び冗長な桁のキャパシ
タンスの存在下で特に適した改良されたノイズ免疫性を
有する読出しコンパレータ（差動センス増幅器）に関す
る。
【０００２】
【従来技術及びその問題点】その間にメモリセルからの
論理データ読出しが出力で生成するセンスフェーズ及び
読出しフェーズに先行するビットライン予備チャージフ
ェーズの間に、読出しコンパレータ（典型的には差動増
幅器）のビットライン及び入力ノードは適切に等化され
る。これにもかかわらず、それらが存在する大きなキャ
パシタンスのビットラインと冗長な桁の存在下では、セ
ンス増幅器及び読出しの入力ノードは振動を受けやす
く、従って比較的小さなポテンシャル差でさえもセンス
増幅器の出力にスプリアスなトランジションを生じさせ
るために十分である。これらの現象は、読出回路の出力
データの最終的な安定化を確保するために必要な時間の
長期化を起こす。
【０００３】
【発明の目的】従って本発明の主目的は、卓越したノイ
ズ免疫性を確保する手段を有しこれによりスプリアスな
出力トランジションの発生を抑制しあるいは除外する改
良されたセンス増幅器を提供することである。
【０００４】
【発明の構成】基本的に本発明は、センス増幅器の動作
特性中の予備的に制限できるヒステリシスを実行し、差
動段のその入力ノードの十分に分離されたポテンシャル
の存在下でのみその出力がトランジションを受けること
を確保し、これにより乱れに対する卓越した免疫性を確
保する。本発明の一態様によると、差動センス増幅器の
あるスイッチングフェーズの間に正のフィードバックを
実行することにより、この重要な結果が得られる。この
ような正のフィードバックは、本明細書で以下に詳述す
るように、差動入力段の出力ノードとその中間ノード間
に機能的に接続された単一のトランジスタにより形成さ
れる反転増幅段により実現される。
【０００５】導入されるヒステリシスバンドの広がり
は、フィードバック増幅器のディメンジョンつまりフィ
ードバックトランジスタのサイズ及び特性を好適に決定
することにより、容易にセットできる。該システムは差
動入力段のスイッチングフェーズに（例えばその出力を
高い状態から低い状態へスイッチするフェーズの間）ヒ
ステリシスを導入するものであるという観点から、セン
ス増幅器の入力ノードの必要な等化（レベルの又はスイ
ッチングスレッショルドの等化）は、互いのエリア間に
適切な比を有する差動入力段のトランジスタ対の動的な
負荷デバイスを実現することにより再設定される。
【０００６】本発明の異なった特徴及び利点が、本発明
の重要な態様を例示する添付図面を参照しながら引き続
いて行なう説明により更に明らかになるであろう。図１
Ａは本発明に従って前もって設定されたヒステリシスを
導入できる手段を有するセンス増幅器あるいは読出コン
パレータを使用するメモリデバイスのメモリ読出回路を
概略的に示し、図１Ｂは図１Ａの回路とともに使用され
るカラム負荷を概略的に示す。図２は、図１Ａの回路の
シミュレーションダイアグラムを示す。図３は、回路の
タイミングシグナルを示す。図４は、比較の目的で、従
来技術に従って形成された同等回路のシミュレーション
ダイアグラムを示す。図５は、図１Ｂのカラム負荷の特
殊な実施方法を例示するものである。図６は、図１Ａの
回路を含む完全なメモリチップの例を示す。
【０００７】
【好適な態様の説明】本発明の多数の革新的教示を現在
のところ好ましい態様を特に参照しながら説明するが、
これらは例示であり限定することを意図しない。図１Ａ
及び１Ｂのダイアグラムを参照すると、典型的なメモリ
読出回路は、（全体が図１Ｂの回路ブロックの形態で示
される）クロック選択予備チャージ及び等化回路及び
（図１Ａで示される）弁別及び読出コンパレータから成
っている。該コンパレータは本質的に、出力論理バッフ
ァＴ１を有しあるいは有しない差動段から成る。選択，
予備チャージ及び等化回路の２個の出力loadr 及びload
m は読出しコンパレータの差動入力段の入力ノードを構
成し、前記読出しコンパレータはトランジスタの差動入
力対Ｍ９及びＭ３、及び電流ミラーを構成するトランジ
スタの動的負荷対Ｍ５及びＭ８から構成される（どのラ
インloadm 又はloadrがメモリセルシグナルを提供する
かどのラインが参照セルシグナルを提供するか問題にし
ない）。
【０００８】反転段Ｉ１は出力論理バッファとして使用
される。図示の例では、入力トランジスタＭ９及びＭ３
はそれぞれのソースが共通接続されてサプライノードに
接続されたｐ−チャンネルＭＯＳトランジスタであり、
一方それらのそれぞれの負荷Ｍ５及びＭ８はｎ−チャン
ネルＭＯＳトランジスタであり、好ましくは「ナチュラ
ルな」トランジスタ（特に低いスレッショルドを有す
る）である。
【０００９】本発明の基本的な態様によると、図示の例
では単一のトランジスタＭ２により形成される反転増幅
段が、コンパレータのスイッチングフェーズ間の正のフ
ィードバックを導入するために使用されている。図示の
例では、スイッチングフェーズは差動段の出力の高い除
隊から低い状態へのスイッチングである。フィードバッ
クトランジスタＭ２は図示の通り好ましくはナチュラル
なｎ−チャンネルＭＯＳトランジスタである。図示の例
で差動段の出力が高状態であると、トランジスタＭ８は
ターンオンして出力レベルが高状態から低状態へスイッ
チさせることが必要である。Ｍ８トランジスタのゲート
ポテンシャルに存在するポテンシャルがＭ８トランジス
タのターンオンスレッショルド値を越えて上昇すると、
これが起こる。
【００１０】他方、Ｍ８のゲート電圧はダイオード（ダ
イオード接続したトランジスタ）Ｍ５を横切る電圧降下
と一致し、該ダイオードＭ５は差動入力対の他のトラン
ジスタＭ９の動的負荷を構成する。差動段の出力の状態
が高いと正のフィードバックトランジスタＭ２が導電す
るという事実に起因して、トランジスタＭ９は、Ｍ８ト
ランジスタのターンオンを生じさせるために十分な電流
を流すことができる前により卓越した導電状態に達しな
ければならない。実際には、これは読出しコンパレータ
の差動入力段の出力の高状態から低状態へのスイッチン
グフェーズ中にヒステリシスを導入することを意味す
る。
【００１１】導入されるヒステリシスの大きさは、フィ
ードバックトランジスタＭ２のディメンジョンを適切に
決定することにより予備設定される。図１の回路ダイア
グラムで示したディメンジョンでは、導入されるヒステ
リシスは約800 ｍＶである。ディメンジョンは従来通り
Ｌ／Ｗの対の値でマイクロメートル（μ）で示す。フィ
ードバックトランジスタＭ２のサイズは例えばＷM2＝1/
2 （ＷM8−ＷM5）ｘＷM8／ＷM5であり、あるいは経験的
に最適化できる。フィードバックトランジスタＭ２は好
ましくは負荷トランジスタＭ５及びＭ８と同じスレッシ
ョルド値を有する。
【００１２】読出しコンパレータの差動入力段の出力の
一方のスイッチングフェーズ（図示の例では高状態から
低状態）にヒステリシスを導入した結果、コンパレータ
の動作点は図１のダイアグラムに示したように２個の動
的負荷素子（トランジスタ）Ｍ５及びＭ８間のエリア比
を修正することにより再等化できる。反転段Ｍ２により
導入された正のフィードバック効果は、図３に示したタ
イミングシグナルによって図２に示したセンス増幅器の
シミュレーションダイアグラム中に明瞭に見ることがで
きる。
【００１３】図３のダイアグラムから見られるシグナル
の可能なタイミングスキームは次の通りである。 ｙｍ０：先行する桁の選択 ｙｍ２：桁の選択 ｙｒ２：冗長な桁の選択 ｃｋ： 予備チャージ−等化シグナル 図２のシミュレーションダイアグラムを観察すると、ス
イッチングの間、冗長セルが数ナノ秒選択されるが、出
力（ｈｉｓｔ）のスプリアスなスイッチングは起こって
いないことが判る。
【００１４】逆に、従来技術に従ってそしてフィードバ
ック段Ｍ２なしに形成された読出しコンパレータの場合
は、同じタイミングスキームは図４のダイアグラムに示
したような回路挙動を生じさせる。これから判るよう
に、予備チャージの間に起こる入力ノードの反転は、対
照的にヒステリシスを導入することによる本発明に従っ
て修正された類似回路の場合には完全になかった出力の
スプリアスなスイッチングを生じさせる（図４のシミュ
レーションでは、フィードバックトランジスタを除去し
たこと及び両ＮＭＯＳ負荷が図１中のより大きい負荷ト
ランジスタのそれと等しい同じサイズを有することを除
き、図４の回路は図１の回路と同一である。loadm 及び
loadr ラインの電圧シグナルは図２及び図４で同一であ
り、図１の回路の利点は出力ｈｉｓｔがこのノイズによ
り乱されないことに注意すること）。
【００１５】図５は図１Ｂの桁の負荷の特殊な実行のサ
ンプルを示すものである。カスコード負荷が２個のシグ
ナルの経路間にあり、２個の等化トランジスタがセンシ
ング前のビットラインポテンシャルをバランスすること
に使用されていることを注意すること。参照セルは一定
のポテンシャルによりゲートされ、生成する電流はミラ
ーされて選択された桁に電流バイアスを供給する。ノー
ドloadm 及びloadr は上述のように使用される差動出力
を提供する。図６は図１Ａの回路を含む完全なＥＰＲＯ
Ｍメモリチップの例を示している。アドレスパッド602
で受け取られた入力アドレスは桁のアドレスバッファ60
6 及び列のアドレスバッファ604 中でバッファされ、桁
予備デコーダ回路612 及び列デコーダ回路610 に印加さ
れる。
【００１６】列のデコーダ回路610 は従来通りに動作し
選択されたワードラインを駆動し、セルアレイ600 の１
列にアクセスする。列デコーダ回路610 はＶｐｐパッド
611から高電圧スイッチ613 を通して高電圧も受け取る
ことができ、プログラムのために高電圧で選択したワー
ドラインを駆動する。桁予備デコーダ回路612 はデータ
アクセスのために１又は２以上の選択された桁を接続す
る桁マルチプレクサ620 を駆動する。１又は２以上の選
択された桁からのデータ読出しはセンス増幅器630 （各
出力に対し１個）により増幅され、該増幅器には（出力
使用可能パッド634 のシグナルにより使用可能にされた
ときに）入力／出力パッド636 を通してデータを送る対
応する出力バッファ632 が続く。対応する数のデータイ
ンバッファ638 及びプロパゲーション回路640 は書込動
作の間にデータ転送を行なう。上述のヒステリシス回路
は好ましくはセンス増幅器630 中に組み込まれるが、マ
ルチプレクサ620 の前に交互に挿入することもできる。
【００１７】本発明の回路は異なった方法で実現できる
ことは明らかであり、例えば増幅フィードバック段Ｍ２
を増幅器を使用することにより形成しても良い。コンパ
レータの形状や配置は図示のものと異なっても良く、例
えば使用したトランジスタの導電性のタイプを反転して
も良い。当業者には認識されるように、本願で説明した
革新的な概念は非常に広い用途に応じて修正又は変化し
ても良く、従って特許されるべき事項の範囲は特殊な例
示により限定されるものではない。例えば当業者には明
瞭なように、他の回路素子を追加し又は置換し、特殊な
回路トポロジーを使用しても良い。
【００１８】他の例として、開示した発明は図１のデュ
アル回路にも適用でき、つまりクロスカップルしたＰＭ
ＯＳ負荷にも適用できる（この選択は通常ＮＭＯＳドラ
イバを有するメモリセルの導電度のタイプだけでなくセ
ンス回路に使用される多数の段にも使用できる）。他の
例として、開示した発明はＥＰＲＯＭだけでなくＳＲＡ
Ｍ及びフラッシュメモリにも適用できる。
【図面の簡単な説明】
【図１】図１Ａは本発明に従って前もって設定されたヒ
ステリシスを導入できる手段を有するセンス増幅器ある
いは読出コンパレータを使用するメモリデバイスのメモ
リ読出回路を概略的に示し、図１Ｂは図１Ａの回路とと
もに使用される桁負荷を概略的に示す。
【図２】図１Ａの回路のシミュレーションダイアグラム
を示す。
【図３】回路のタイミングシグナルを示す。
【図４】比較の目的で、従来技術に従って形成された同
等回路のシミュレーションダイアグラムを示す。
【図５】図１Ｂのカラム負荷の特殊な実施方法を例示す
る。
【図６】図１Ａの回路を含む完全なメモリチップの例を
示す。

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 そのそれぞれのコントロールターミナル
    の差動メモリシグナルの一方のサイドを受け取るように
    それぞれが接続されかつ第１のパワーサプライ接続に動
    作するように接続されたそれぞれのソースを有する入力
    トランジスタ対、 第２のパワーサプライ接続に接続されたそれぞれのソー
    スを有しかつ前記入力トランジスタ対の第１のトランジ
    スタのドレーンターミナルに共にそして動作するように
    接続されたコントロールターミナルを有する１対の負荷
    トランジスタ、 及び前記負荷トランジスタと同じ導電性のタイプを有し
    かつ前記第２のパワーサプライ接続に接続されたソース
    ターミナルを有し、かつ前記第１の入力トランジスタの
    前記ドレーンターミナルに接続されたドレーンターミナ
    ルを有し、かつ前記第２の入力トランジスタのターミナ
    ルに動作するように接続されたコントロールターミナル
    を有し、かつ出力シグナルを提供するように接続された
    ゲートターミナルを有するフィードバックトランジス
    タ、 を含んで成るメモリセンス増幅器。
  2. 【請求項２】 前記入力トランジスタが調和している請
    求項１に記載のセンス増幅器。
  3. 【請求項３】 前記第１のパワーサプライ接続が、正の
    パワーサプライ電圧を有し、前記第２のパワーサプライ
    接続がグラウンド接続している請求項１に記載のセンス
    増幅器。
  4. 【請求項４】 前記負荷トランジスタがナチュラルなト
    ランジスタである請求項１に記載のセンス増幅器。
  5. 【請求項５】 前記入力トランジスタが互いに等しいサ
    イズを有し、前記負荷トランジスタが互いに等しいサイ
    ズを有していない請求項１に記載のセンス増幅器。
  6. 【請求項６】 前記フィードバックトランジスタが前記
    負荷トランジスタと同じ導電性のタイプ及びスレッショ
    ルド電圧を有している請求項１に記載のセンス増幅器。
  7. 【請求項７】 前記フィードバックトランジスタが前記
    負荷トランジスタの第１のトランジスタと並列接続さ
    れ、かつ前記負荷トランジスタの第２のトランジスタの
    ドレーンから直接取られるコントロール電圧を受け取る
    ように接続されている請求項１に記載のセンス増幅器。
  8. 【請求項８】 そのそれぞれのコントロールターミナル
    の差動メモリシグナルの一方のサイドを受け取るように
    それぞれが接続されかつ第１のパワーサプライ接続に動
    作するように接続されたそれぞれのソースを有する入力
    トランジスタ対、 第２のパワーサプライ接続に接続されたそれぞれのソー
    スを有しかつ前記入力トランジスタ対の第１のトランジ
    スタのドレーンターミナルに共にそして動作するように
    接続されたコントロールターミナルを有する１対の負荷
    トランジスタ、 前記負荷トランジスタと同じ導電性のタイプを有しかつ
    前記第２のパワーサプライ接続に接続されたソースター
    ミナルを有し、かつ前記第１の入力トランジスタの前記
    ドレーンターミナルに接続されたドレーンターミナルを
    有し、かつ前記第２の入力トランジスタのターミナルに
    動作するように接続されたコントロールターミナルを有
    し、かつ出力シグナルを提供するように接続されたゲー
    トターミナルを有するフィードバックトランジスタ、及
    び各々が前記差動メモリシグナルの一方のサイドを前記
    第１のパワーサプライ接続に向けて引くように接続され
    た１対の負荷素子を含んで成るメモリセンス増幅器。
  9. 【請求項９】 前記入力トランジスタが調和している請
    求項８に記載のセンス増幅器。
  10. 【請求項10】 前記第１のパワーサプライ接続が、正の
    パワーサプライ電圧を有し、前記第２のパワーサプライ
    接続がグラウンド接続している請求項８に記載のセンス
    増幅器。
  11. 【請求項11】 前記負荷トランジスタがナチュラルなト
    ランジスタである請求項８に記載のセンス増幅器。
  12. 【請求項12】 前記入力トランジスタが互いに等しいサ
    イズを有し、前記負荷トランジスタが互いに等しいサイ
    ズを有していない請求項８に記載のセンス増幅器。
  13. 【請求項13】 前記フィードバックトランジスタが前記
    負荷トランジスタと同じ導電性のタイプ及びスレッショ
    ルド電圧を有している請求項８に記載のセンス増幅器。
  14. 【請求項14】 前記フィードバックトランジスタが前記
    負荷トランジスタの第１のトランジスタと並列接続さ
    れ、かつ前記負荷トランジスタの第２のトランジスタの
    ドレーンから直接取られるコントロール電圧を受け取る
    ように接続されている請求項８に記載のセンス増幅器。
  15. 【請求項15】 そのそれぞれのコントロールターミナル
    の差動メモリシグナルの一方のサイドを受け取るように
    それぞれが接続されかつ第１のパワーサプライ接続接続
    されたそれぞれのソースを有する入力トランジスタ対、 第２のパワーサプライ接続に接続されたそれぞれのソー
    スを有しかつ前記入力トランジスタ対の第１のトランジ
    スタのドレーンターミナルに共にそして動作するように
    接続されたコントロールターミナルを有する１対の負荷
    トランジスタ、及び前記負荷トランジスタと同じ導電性
    のタイプを有しかつ前記第２のパワーサプライ接続に接
    続されたソースターミナルを有し、かつ前記第１の入力
    トランジスタの前記ドレーンターミナルに接続されたド
    レーンターミナルを有し、かつ前記第２の入力トランジ
    スタのターミナルに動作するように接続されたコントロ
    ールターミナルを有し、かつ出力シグナルを提供するよ
    うに接続されたゲートターミナルを有するフィードバッ
    クトランジスタ、 を含んで成り、 前記入力トランジスタの第１のトランジスタが、前記負
    荷トランジスタの第１のトランジスタと直列接続して前
    記第１のパワーサプライ接続から前記第２のパワーサプ
    ライ接続までの第１の直列接続を形成し、かつ前記入力
    トランジスタの第２のトランジスタが、前記負荷トラン
    ジスタの第２のトランジスタと直列接続して前記第１の
    パワーサプライ接続から前記第２のパワーサプライ接続
    までの第２の直列接続を形成しているメモリセンス増幅
    器。
  16. 【請求項16】 前記入力トランジスタが調和している請
    求項15に記載のセンス増幅器。
  17. 【請求項17】 前記第１のパワーサプライ接続が、正の
    パワーサプライ電圧を有し、前記第２のパワーサプライ
    接続がグラウンド接続している請求項15に記載のセンス
    増幅器。
  18. 【請求項18】 前記負荷トランジスタがナチュラルなト
    ランジスタである請求項15に記載のセンス増幅器。
  19. 【請求項19】 前記入力トランジスタが互いに等しいサ
    イズを有し、前記負荷トランジスタが互いに等しいサイ
    ズを有していない請求項15に記載のセンス増幅器。
  20. 【請求項20】 前記フィードバックトランジスタが前記
    負荷トランジスタと同じ導電性のタイプ及びスレッショ
    ルド電圧を有している請求項15に記載のセンス増幅器。
  21. 【請求項21】 前記フィードバックトランジスタが前記
    負荷トランジスタの第１のトランジスタと並列接続さ
    れ、かつ前記負荷トランジスタの第２のトランジスタの
    ドレーンから直接取られるコントロール電圧を受け取る
    ように接続されている請求項15に記載のセンス増幅器。
  22. 【請求項22】 (a) その電流伝達ターミナルに第１の出
    力シグナルを供給するように接続された第１の入力トラ
    ンジスタのゲート及び該トランジスタと調和した第２の
    入力トランジスタのゲートに差動入力を供給し、 (b) それと直列接続されている第１の負荷トランジスタ
    を前記第１の入力トランジスタに負荷し、 (c) それと直列接続されている第２の負荷トランジスタ
    だけでなく、前記第１の出力シグナルにより駆動するよ
    うに直接接続されたフィードバックトランジスタも前記
    第２の入力トランジスタに負荷し、かつ (d) 前記第１の出力シグナルを増幅して出力ターミナル
    を駆動する、 各ステップを含んで成るメモリ中でセンス増幅を行なう
    方法。
  23. 【請求項23】 介入段に直接接続されていないフィード
    バックトランジスタを有し予備設定されたヒステリシス
    を提供することを特徴とするセンス増幅器。
  24. 【請求項24】 スイッチングフェーズ間に活性である正
    のフィードバック手段を有する入力差動段を含んで成る
    請求項23に記載のセンス増幅器。
  25. 【請求項25】 １又は２以上のスイッチングフェーズで
    前記正のフィードバック手段により導入されるヒステリ
    シスにもかかわらず、前記入力差動段が、電流ミラーと
    して接続され、かつセンス増幅器のスイッチングスレッ
    ショルドを対称にするように互いの間のエリア比を有す
    る、第１のタイプの導電度の入力トランジスタ対及び第
    ２のタイプの導電度の第２の負荷トランジスタ対を含ん
    で成る請求項24に記載のセンス増幅器。
  26. 【請求項26】 スイッチングフェーズの間の前記正のフ
    ィードバック手段が、前記入力差動段の出力ノードに接
    続された入力及び前記入力対の一方のトランジスタの負
    荷ノードと一致する出力を有する増幅反転段により構成
    されている請求項25に記載のセンス増幅器。
  27. 【請求項27】 前記増幅反転段が、前記入力差動段の出
    力ノードに接続されたコントロールターミナル、共通の
    サプライノードの接続された第１の電流ターミナル及び
    前記負荷ノードに接続された第２の電流ターミナルを有
    する前記第２のタイプの導電度の単一トランジスタによ
    り形成されている請求項26に記載のセンス増幅器。
  28. 【請求項28】 前記第１のトランジスタ対が、サプライ
    ノードに共通接続されたそれぞれのソースを有するｐ−
    チャンネルＭＯＳトランジスタから成り、前記負荷トラ
    ンジスタ対が２個のｎ−チャンネルＭＯＳトランジスタ
    から成り、差動段の出力ノードを構成する前記入力対の
    トランジスタのソースに接続された負荷トランジスタ
    が、ダイオードとして構成されかつ前記入力対の他のト
    ランジスタのソースに接続された他の負荷トランジスタ
    より大きいエリアを有している請求項27に記載のセンス
    増幅器。
  29. 【請求項29】 前記第２の負荷トランジスタ対の前記ｎ
    −チャンネルＭＯＳトランジスタ及び前記フィードバッ
    クトランジスタがナチュラルなスレッショルドトランジ
    スタである請求項28に記載のセンス増幅器。
  30. 【請求項30】 出力論理バッファを含んで成る請求項23
    に記載のセンス増幅器。
JP7135884A 1994-05-03 1995-05-08 ヒステリシスを有するセンス増幅器 Pending JPH07312092A (ja)

Applications Claiming Priority (2)

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EP94830209A EP0681293B1 (en) 1994-05-03 1994-05-03 Sense amplifier with hysteresis
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