KR950014558B1 - 반도체 장치 - Google Patents

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KR950014558B1
KR950014558B1 KR1019910024148A KR910024148A KR950014558B1 KR 950014558 B1 KR950014558 B1 KR 950014558B1 KR 1019910024148 A KR1019910024148 A KR 1019910024148A KR 910024148 A KR910024148 A KR 910024148A KR 950014558 B1 KR950014558 B1 KR 950014558B1
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히로아키 다나가
마사루 고야나기
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 제1실시예에 관한 DRAM 회로의 일예를 도시하는 회로도.
제2도는 본 발명의 웨이퍼 상태의 반도체 장치의 일부의 영역에 있어서의 복수개의 칩영역의 배열과 각칩영역상의 전압 스트레스 시험용 패드의 배치의 일예와 웨이퍼 상태에서의 변인(bum-in)시에 각 칩영역상의 전압 스트레스 시험용 패드의 일부에 프로브 카드의 바늘이 동시에 접촉하고 있는 상태를 도시하는 도면.
제3도는 현재 생각되고 있는 DRAM 칩영역에 대한 전압 스트레스의 인가효율이 향상되도록 구성된DRAM 회로의 일예를 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 칩영역 11,12,11',11",12',12" : 전압 스트레스 시험용 패드
13,14 : 전압 스트레스 시험용 이외의 패드
15 : 제어회로 16 : 2입력 노어회로
17,18 : 인버터 31 : 전원패드
32 : 접지패드 33 : RAS 패드
34 : 비트선 프리차지 이퀼라이즈 신호 발생회로
35 : 비트선 프리차지 전압발생회로 36 : 비트선 프리차지 전원선
37 : 비트선 프리차지 출력 스위치회로 38 : 스위치 제어회로
R1∼R3 : 풀다운용 저항소자 N1∼N4 : NMOS 트랜지스터
WL : 워드선 BL,/BL : 비트선쌍
MC : 메모리셀
본 발명은 복수개의 집적회로 칩 영역을 갖는 웨이퍼 상태의 반도체 장치 또는 이 웨이퍼로부터 개개의 칩으로 분리되어 패키지에 수납되어 집적회로 장치로서 완성된 반도체 장치에 관한 것으로, 특히 웨이퍼 상태에서 프로브카드와 프로버를 사용하여 불량품에 대한 스크리닝 시험을 행하는 데에 적합한 소수의 전압 스트레스 시험용 단자를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 제조공정에서는 통상은 웨이퍼 제조 공정을 종료한 후에 다이소트 테스트(die sort test)에 의하여 양품을 선별하고 불량품을 표시하며 그후 양품을 패캐지에 수납하여 최종 제품의 형태로 완성하고 있다. 그리고 최종 제품의 형태로 완성된 패키지 완료 후의 반도체 장치를 대상으로 하여 번인을 실시하고있다. 이것에 대하여 본원 출원인의 출원에 의하여 웨이퍼 상태로 다이소트 전에 프로브카드와 프로버를 사용하여 불량품에 대한 스크리닝 시험을 행하는 방법을 채용하는데 적합한 반도체 장치가 제안되어 있다. 이 웨이퍼 상태에서의 불량품에 대한 스크리닝을 할 때에는 프로브카드의 바늘을 웨이퍼상의 칩영역상의 전압스트레스 시험용 패드에 접촉시켜서 전압스트레스를 인가한다.
여기에서, 예를 들어 다이나믹형 랜덤 액세스 메모리(DRAM)칩 영역을 복수개 갖도록 제조된 웨이퍼 상태의 반도체 장치에 있어서 DRAM 칩 영역에 대한 전압 스트레스의 인가효율을 향상시키도록 구성된DRAM 칩 영역의 회로의 일예에 대하여 제3도를 참조하여 설명한다.
제3도에 있어서 전원패드(31), 접지패드(32), 메모리셀 어레이의 워드선(WL), 메모리셀 어레이의 비트선쌍(BL,/BL),1트랜지스터· 1캐퍼시터형의 다이나믹형의 메모리셀(MC), 메모리셀 어레이의 각 열에 접속되어 있는 비트선 프리차지회로(PR) 및 비트선 이퀼라이즈 회로(EQ)에 대하여 각각 대표적으로 1개 또는 1줄을 나타내고 있다. 33은 행어드레스 스트로브(/RAS)신호가 인가되는 RAS패드, 34는 상기 RAS패드(33)로부터 /RAS신호가 입력되어 비트선 프리차지 이퀼라이즈 신호를 발생시켜 상기 비트선 프리차지회로(PR) 및 비트선 이퀼라이즈회로(EQ)에 공급하는 비트선 프리차지 이퀄라이즈 신호 발생회로, 35는 비트선 프리차지 전압(통상은 Vcc/2)을 발생시켜 비트선 프리차지 전원선(36)을 통하여 상기 비트선 프리차지 회로(PR)에 공급하는 비트선 프리차지 전압 발생회로, 37은 상기 비트선 프리차지 전압 발생회로(35)의 출력 노드와 상기 비트선 프리차지 전원선(36)과의 사이에 접속된 비트선 프리차지 출력 스위치회로(예를들면 CMOS 트랜스퍼 게이트)이다.
또한 전압 스트레스의 인가효율을 향상시키기 위하여 상기 워드선(WL)의 일단측에 스위치 회로(예를 들면 NMOS 트랜지스터)(N1)를 통하여 접속된 제1패드(11)와, 이 제1패드(11)와 접지 노드와의 사이에 접속된 풀다운용 저항소자(Rl)와, 상기 NMOS 트랜지스터(Nl)의 게이트에 접속된 제2패드(12)와, 이 제2패드(12)와 접지노드와의 사이에 접속된 풀다운용 저항소자(R2)와, 제3패드(13)와, 이 제3패드(13)와 접지 노드와의 사이에 접속된 풀다운용 저항소자(R3)와, 상기 제3패드(13)의 전위에 따라서 상기 비트선프리차지 출력 스위치회로(37)를 제어하기 위한 상보적인 신호를 생성하는 스위치 제어회로(38)와, 상기 비트선 프리차지 전원선(36)에 접속된 제4패드(14)가 설치되어 있다.
상기 제1패드(11)는 전압 스트레스 시험시에 외부로부터 스트레스 전압(Vstress)이 인가되고, 제2패드(12)는 전압 스트레스 시험시에 외부로부터 게이트 제어 전압(Vgate)이 인가되며, 제3패드(13)는 전압 스트레스 시험시에 상기 비트선 프리차지 출력 스위치회로(37)를 오프 상태로 제어하기 위한 전위(VBLSW)가 외부로부터 인가되며, 제4패드(14)는 전압 스트레스 시험시에 외부로부터 비트선 전압(VBL)이 인가된다.
또, 전압 스트레스의 인가시에 모든 워드선(또는 통상 동작시에 선택되는 갯수 이상의 워드선)에 일제히 전압 스트레스를 인가할 수 있도록 상기 제1패드(11)는 모든(또는 복수개의) NMOS 스위치회로(Nl)의 각 타단측에 공통으로 접속되어 있고, 제2패드(12)는 모든(또는 복수개의) NMOS 스위치회로(Nl)의 각게이트에 공통으로 접속되어 있다.
제3도의 DRAM 회로의 웨이퍼 상태에서 불량품에 대한 스크리닝을 행할 때에는 외부로부터 전원패드(31)에 전원전위(Vcc), 접지패드(32)에 접지 전원(Vss)를 인가하고, RAS 패드(33)에 "H"레벨의 /RAS신호를 입력해서 DRAM 회로를 대기상태로 한다. 이 대기상태에서는 워드선 구동용 트랜지스터(도시생략)가 모든 워드선에 대하여 비선택의 상태이다. 또 비트선 프리차지 이퀼라이즈 신호 발생회로(34)가 활성화하여 비트선 프라차지 이퀼라이즈 신호(VEQL)를 발생하고, 비트선 프라차지 회로(PR) 및 비트선 이퀼라이즈 회로(EQ)가 각각 온 상태가 되며, 모든 비트선쌍(BL,/BL)에 비트선 프라차지 전원선(36)의 전위가 전달된다.
또한, 외부로부터 제1패드(11)에 소망의 스트레스 전압(Vstress)(예를 들면 통상의 워드선 승압전위)을 인가하고, 제2패드(12)에 Vstress+Vthl(Vth1은 NMOS 트랜지스터(Nl)의 임계치 전압) 이상의 게이트 제어 전압(Vgate)을 인가한다. 이것에 의하여 NMOS 트랜지스터(Nl)가 온 상태가 되고, 모든 워드선(WL)에 제1패드(l1)로부터 전압 스트레스가 인가된다.
또 외부로부터 제3패드(13)에 "H"레벨의 전위를 인가하고, 제4패드(14)에 소망의 비트선 전압(예를 들면 OV)을 인가한다. 이것에 의하여 비트선 프라차지 출력 스위치회로(37)가 오프 상태가 되어 모든 비트선쌍(BL,/BL)의 전위가 OV가 되므로서, 메모리셀의 트랜스퍼게이트용의 NMOS 트랜지스터(T)의 게이트 산화막에(Vstress-OV)의 전압 스트레스를 인가할 수가 있다.
또, 메모리셀의 트랜스퍼게이트용의 트랜지스터(T)에 전압 스트레스를 인가하는 것은 통상 동작시에 선택되는 워드선(WL)에 워드선 승압 전위가 인가되고, 다른 회로보다 격렬한 전계가 게이트 산화막에 인가되므로 특히 불량품에 대한 스크리닝을 실행하는 것이 바람직하기 때문이다.
또, 전원패드(31), 접지패드(32), RAS 패드(33)는 다이소트(die sort)에 있어서 DRAM 회로의 특성 평가를 위한 기능 시험을 실행할 때에도 사용되고, 상기 웨이퍼 상태의 반도체 장치로부터 각각의 DRAM 칩으로 분리하여 패키지에 수납하여 최종 제품의 형태(DRAM 장치)로 완성시킬 때, 예를 들면 본딩 와이어에 의하여 각각 외부핀에 전기적으로 접속하여 사용된다. 전압 스트레스 시험 이외의 통상 동작시에는 제1패드(11), 제2패드(12), 제3패드(13)가 각각 풀다운용 저항소자(R1∼R3)에 의하여 Vss 전위로 풀다운되므로서 상기 NMOS 트랜지스터(Nl)는 오프 상태, 상기 비트선 프리차지 출력 스위치회로(37)은 온 상태가 된다.
그런데, 웨이퍼 상태에서의 불량품에 대한 스크리닝에 있어서 프로브카드의 바늘을 웨이퍼상의 복수개의 칩 영역상의 전압 스트레스 시험용의 패드에 동시에 접촉시켜서 전압 스트레스를 인가하는 경우에 1칩당의전압 스트레스 시험용의 패드수가 많으면 이하에 기술하는 바와 같은 문제점이 발생한다.
(a) 패드수에 따라서 프로브카드의 바늘수를 증가시키면 바늘끝과 패드와의 접촉부분의 평면성의 확보가 곤란해진다. 프로브카드의 바늘끝의 평면성이 확보되지 않는 경우에는 패드 및 프로브카드의 바늘의 손상이 발생하여 바늘의 내구성도 악화한다.
(b) 패드수에 따라서 프로브카드의 바늘수를 증가시키면 프로브카드를 접속하고 있는 테스터의 전압 공급 능력을 상당히 크게 할 필요가 있으므로 테스터의 가격이 높아진다.
(c) 패드간의 거리가 프로브카드의 바늘의 최소 피치 보다도 작아지면 프로브카드의 바늘을 동시에 접촉시킬 수 있는 칩수가 제한된다.
(d) 패드의 배치상의 제약이 심해져서 웨이퍼 상태에서의 불량품에 대한 스크리닝의 다수개를 취하는데 적합한 패드에 배치하기가 곤란해진다.
상기 설명과 같이 현재 제안되고 있는 반도체 장치는 1칩당의 전압 스트레스 시험용의 패드수를 저감시키는 연구의 여지가 있다.
본 발명은 상기의 사정을 고려하여 연구된 것으로, 웨이퍼 상태에서의 불량품에 대한 스크리닝시에 프로브카드의 접촉 단자를 웨이퍼상의 칩영역상의 전압 스트레스 시험용의 단자에 동시 접촉시켜서 전압 스트레스를 인가하는 경우에 1칩당의 전압 스트레스 시험용의 단자수를 저감할 수가 있고, 칩상의 단자 및 프로브카드의 접촉단자의 손상을 방지하며, 프로브카드의 접촉 단자의 내구성을 향상시키고, 불량품에 대한 스크리닝의 효율을 향상시키는 동시에 생산능력을 향상시키며, 불량품에 대한 스크리닝의 시간을 단축하여 제조원가를 저감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명은 복수개의 집적회로 칩영역을 갖는 웨이퍼 상태의 반도체 장치 또는 이 웨이퍼로부터 개개의 칩으로 분리되어 패키지에 수납되어 완성된 반도체 장치에 있어서, 임의의 수의 전압 스트레스 시험용의 단자와, 전압 스트레스 시험용의 임의의 1개의 단자로부터의 입력을 사용하여 집적회로 내부의 소정의 회로부분을 전압 스트레스 시험 모드에 대응하도록 설정 제어하는 제어회로를 구비하는 것을 특징으로 한다.
웨이퍼 상태에서의 불량품에 대한 스크리닝시에 프로브카드의 바늘을 웨이퍼상의 칩영역상의 전압 스트레스 시험용의 패드에 동시에 접촉시켜서 전압 스트레스를 인가하는 경우에 임의의 수의 전압 스트레스 시험용의 단자중의 임의의 1개의 단자로부터의 입력을 사용하여 집적회로 내부의 소정의 회로 부분을 전압 스트레스 시험 모드도 설정 제어 할 수 있게 된다. 이것에 의하여 상기 회로의 각 부분에 대응해서 전압 스트레스 시험용의 단자를 설치할 필요가 없어지므로 웨이퍼 상태에서의 불량품에 대한 스크리닝에 있어서 프로브카드의 바늘이 접촉하는 전압 스트레스 시험용의 패드의 1칩당의 수를 저감할 수 있게 된다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 전압 스트레스의 인가효율을 향상시키도록 구성된 집적회로(예를 들면 DRAM) 칩영역을 복수개 갖도록 제조된 웨이퍼 상태의 반도체 장치에 있어서의 DRAM 칩영역의 회로의 일부를 도시하는 것이다. 이 DRAM 회로는 제3도를 참조하여 상기한 DRAM 회로와 비교해서 전압 스트레스 시험용의 임의의 1개의 패드로부터의 입력을 사용하여 집적회로 내부의 소정의 회로부분을 전압 스트레스 시험 모드에 대응하도록 설정 제어하는 제어회로(15)가 부가되어 있고, 이것에 따라서 상기 회로부분에 각각 대응해서 전압스트레스 시험용의 패드를 설치할 필요가 없는(단, 도면에서는 상기 회로 부분에 각각 대응하는 패드를 기능 시험시에 사용하기 위하여 남기고 있다.)점이 다르고, 기타는 동일하므로 제3도의 동일 부호를 부여하여 그 설명을 생략한다.
상기 제어회로(15)는 워드선(WL)에 전압 스트레스를 인가하기 위한 상기 제1패드(11)로부터의 입력을 사용하여 비트선 프라차지 이퀼라이즈 신호 발생회로(34)의 출력, 비트선 프라차지 전압 출력 스위치회로(37) 및 비트선 프라차지 전원선(36)의 전위를 제어하도록 구성되어 있다. 즉 제1패드(11)와 비트선 이퀼라이즈 신호 발생회로(34)의 입력노드(RAS 패드 33)와의 사이에 드레인·게이트가 신호 접속된 예를 들면 2개의 NMOS 트랜지스터(N2,N3)를 직렬로 접속하고 있다. 또 제1패드(11) 및 제3의 패드(13)를 2입력 노어회로(16)의 입력 노드에 접속하고, 이 노어회로(l6)의 출력을 2단의 인버터(17,18)에 입력하고, 이 각단의 인버터의 출력(상보적인 신호)에 의하여 비트선 프라차지 출력 스위치회로(37)를 제어하고 있다 또 제4패드(14)와 접지 노드와의 사이에 NMOS 트랜지스터(N4)를 접속하여 이 NMOS 트랜지스터(N4)의 게이트에 제1패드(11)를 접속하고 있다.
제1도의 DRAM 회로를 웨이퍼 상태로 번인할 때에는 외부로부터 전원패드(31)에 전원전위(Vcc), 접지패드(32)에 접지전위(Vs)를 부여한다.
그리고 외부로부터 제1패드(l1)에 소망의 스트레스 전압(Vstress)(예를 들면 통상의 워드선 승압 전위)을 인가하고, 제2패드(12)에 Vstress+Vth1(Vth1은 NMOS 트랜지스터(Nl)의 임계치 전압)이상의 게이트 제어전압(Vgate)을 인가한다. 이것에 의하여 NMOS 트랜지스터(Nl)은 온 상태가 되고, 모든 워드선(WL)에 제1패드(11)로부터 전압 스트레스가 인가된다. 이때 비트선 이퀼라이즈 프리차지 신호 발생회로(34)는 제1패드(11)에서 상기 2개의 직렬 접속된 NMOS 트랜지스터(N2,N3)를 거쳐서 Vstress-Vth2-Vth3(Vth2,Vth3는 2개의 직렬 접속된 NMOS 트랜지스터(N2,N3)의 임계치 전압)의 전위(H"레벨)가 입력하므로서 활성화되고, 비트선 프라차지 이퀼라이즈 신호(VEQL)를 발생한다. 이것에 의하여 비트선 프라차지 회로(PR) 및 비트선 이퀄라이즈 회로(EQ)가 각각 온 상대가 되고, 모든 비트선쌍(BL,/BL)의 전위가 비트선프라차지 전원선(36)의 전위가 된다. 또 /RAS 신호가 "H"레벨이므로 DRAM 회로를 내기 상태로 하여 워드선 구동용 트랜지스터(도시생략)는 모든 워드선(WL)에 대하여 비선택의 상태가 되고 있다. 또 상기 노어회로(16)는 제1패드(11)에 인가된 스트레스 전압(Vstress)(H"레벨)이 입력되면 출력이 "L"레벨이 되고, 상기 2단 접속된 인버터(17,18)의 각 출력에 의하여 비트선 프라차지 출력 스위치회로(37)가 오프 상태가 된다. 또 상기 NMOS 트랜지스터(N4)는 제1패드(11)에 인가된 스트레스 전압(Vstress)(H"레벨)에 의하여 온 상태로 제어되어 모든 비트선쌍(BL,/BL)의 전위가 Vs 전위(OV)가 되므로 메모리셀의 트랜스퍼게이트용의 NMOS 트랜지스터(T)의 게이트 산화막에(Vstress-OV)의 전압 스트레스를 인가할 수 있다.
상기 실시예의 DRAM 회로는 웨이퍼 상태로의 변인에 있어서 RAS 패드(33), 제3패드(13), 제4패드(14)에는 프로브카드의 바늘이 접촉되지 않아도 된다. 다시 말하면 프로브카드의 바늘이 접촉하는 전압 스트레스 시험용의 패드의 수는 1칩당 4개(Vcc 패드(31), Vss 패드(32), 제1패드(11), 제2패드(12))로 되고, 제3도의 DRAM 회로에서는 1칩당 7개인 것에 비해서 감소되고 있다.
또, 전원패드(31), 접지패드(32), RAS 패드(33)는 다이소트에 있어서 DRAM 회로의 특성 평가를 위한기능 시험을 실시할 때에도 사용되고, 상기 웨이퍼 상태의 반도체 장치에서 각각의 DRAM 칩으로 분리하여 패키지에 수납하여 최종 제품의 형태(DRAM 장치)로 완성시킬 때에 예를 들면 본딩 와이어에 의하여 각각 외부핀에 전기적으로 접속되어서 사용된다.
또, 전압 스트레스 시험 이외의 통상 동작시에는 제l패드(11), 제2패드(12)는 각각 풀다운용 저항소자(Rl,R2)에 의하여 Vss 전위로 풀다운 된다. 이것에 의하여 상기 NMOS 트랜지스터(Nl)는 오프 상태가 된다. 이때 상기 2개의 직렬 접속된 NMOS 트랜지스터(N2,N3)는 RAS 패드(33)에 통상의 동작전압 범위의전압(또는 부의 전압)이 인가된 경우에는 온되지 아니함으로 제1패드(11)와 RAS 패드(33) 사이는 차단된다. 또, 제3패드(13)도 풀다운용 저항소자(R3)에 의하여 Vs 전위로 풀다운 되므로 상기 노어회로(16)는 2입력이 다같이 "L"레벨이 되고, 그 출력이 "H"가 되며, 상기 2단 접속된 인버터(17,18)의 각 출력에 의하여 비트선 프라차지 출력 스위치회로(37)가 온 상태가 된다. 또 상기 제4패드(14)와 접지 노드와의 사이에 접속된 NMOS 트랜지스터(N4)는 제1패드(11)로부터의 "L"레벨에 의하여 오프 상태로 제어된다. 이것에 의하여 비트선 프라차지 전원선(36)에는 비트선 프라차지 전압 발생회로(35)의 출력전위가 전달되게 된다.
또, 제3패드(13), 제4의 패드(14)는 예를 들면 다이소트에 있어서 DRAM 회로의 특성 평가를 위한 기능 시험을 실행할 때에도 사용된다. 즉 외부로부터 제3패드(13)에 "H"레벨의 전위를 부여함으로써 비트선 프라차지 출력 스위치회로(37)를 오프 상태로 하고, 외부로부터 제4패드(14)에 소망의 비트선 전압을 인가함으로써 비트선의 프라차지 전압을 변화시킬 수가 있다.
또, 상기 실시예에서는 제1패드(11)와 비트선 이퀼라이즈 신호 발생회로(34)의 입력노드(RAS 패드(33)) 사이에 드레인·게이트가 상호 접속된 2개의 NMOS 트랜지스터(N2,N3)를 직렬로 접속했으나, 이것 대신에 제1패드(11)를 직접 비트선 이퀼라이즈 신호 발생회로(34)에 접속하도록 제어회로(15)를 변경해도 된다. 이 경우에는 제1패드(11)에 스트레스 전압(Vstress)이 인가되었을 때에 비트선 이퀼라이즈 신호발생회로(34)의 출력이 활성화 되고, 제1패드(11)가 "L"레벨시에 비트선 이퀼라이즈 신호 발생회로(34)가 통상의 동작을 실행하도록 제어하면 된다.
또, 상기 제어회로(15)는 상기 제1패드(11)로부터의 입력을 사용하여 비트선 프라차지 전압 발생회로(35)의 출력 스위치를 오프 상태로 하는 동시에 비트선 프라차지 전원선(36)의 전위를 Vss 전위로 설정하도록 제어했으나, 비트선 프라차지 전압 발생회로(35)가 출력 전위 전환 회로를 포함하는 경우에는 이 프리차지 전압 발행회로(35)의 출력 전위를 전환 제어하도록 해도 된다.
또, 상기 제어회로(15)에 의하여 다시 상기 제l패드(11)로부터의 입력을 사용하여 메모리셀 캐퍼시터 플레이트 전압 발생회로(도시생략)의 출력 스위치(또는 출력전위)를 상기 비트선 프라차지 전압 발생회로(35)와 동일하게 제어하도록 해도 된다. 이것에 의하여 웨이퍼 상태에서의 번인에 있어서, 메모리셀 캐퍼시터 플레이트에 통상 동작시와는 다른 예를 들면 Vcc 전압(또는 Vss 전압)을 인가할 수 있게 된다. 즉 모든 워드선(WL)을 선택 상태로 하여 모든 메모리셀에 "0"데이타를 기입하므로서 캐퍼시터(C)의 스트레스 전극을 거의 Vss 전위로 설정하는 동시에 메모리셀 캐퍼시터 플레이트를 Vcc 전압으로 설정하는 또는 모든 메모리셀에 "1"데이타를 기입함으로써 캐퍼시터(c)의 스트레스 전극을 대략 vcc 전위로 설정하는 동시에 메모리셀 캐퍼시터 플레이트를 Vss 전압으로 설정함으로써 캐퍼시터 절연막에 (Vcc-Vss)의 전압 스트레스를 인가할 수 있게 된다.
즉, 상기와 같은 반도체 장치에 의하면 웨이퍼 상태에서의 번인에 있어서 프로브카드의 바늘을 웨이퍼상의 칩영역상의 전압 스트레스 시험용의 패드에 동시에 접촉시켜서 전압 스트레스를 인가할 경우에 임의의 수의 전압 스트레스 시험용의 단자 중의 임의의 1개의 단자로부터의 입력을 사용하여 집적회로 내부의 소정의 회로 부분을 전압 스트레스 시험 모드로 설정 제어할 수 있게 된다. 이것에 의하여 상기 회로의 각 부분에 대응해서 전압 스트레스 시험용의 패드를 설치할 필요가 없어지므로 웨이퍼 상태에서의 번인에 있어서 프로브카드의 바늘이 접촉되는 전압 스트레스 시험용의 패드의 1칩당의 수를 저감할 수가 있다.
이와같이 l칩당의 전압 스트레스 시험용의 패드수가 소수로 충분해지면 이하와 같은 이점이 있다.
(a) 패드수에 따라서 프로브카드의 바늘수를 감소하고, 바늘끝과 패드와의 접촉 장소의 평면성의 확보가 용이해진다. 프로브카드의 바늘끝의 평면성을 확보해 놓으면, 패드 및 프로브카드의 바늘의 손상이 잘 되지 않고 바늘의 내구성도 유지된다.
(b) 패드수에 따라서 프로브카드의 바늘수를 감소시키고, 테스터의 전압 공급 능력으로 결정되는 프로브카드의 바늘의 최대수의 범위에 있어서 동시에 접촉시킬 수 있는 칩수를 증대시키며, 시험 기간을 단축시키고, 번인의 효율을 보다 향상시킬 수 있다.
(c) 패드간의 거리가 프로브카드의 바늘의 최소 피치 이상으로 하고, 프로브카드의 바늘을 동시에 접촉시킬 수 있는 칩수를 증대시키고, 시험시간을 단축하고, 번인의 효율을 보다 향상시킬 수 있다.
(d) 패드의 배치상의 제약이 완화되므로 웨이퍼 상태로의 번인을 다수개 취하기에 적합하도록 패드를 배치하고, 번인의 효율을 향상시킬 수 있다.
이 일예에 대하여 제2도를 참조하면서 설명한다.
제2도는 반도체 웨이퍼상에 복수개의 집적회로 칩영역을 갖도록 '제조된 반도체 장치에 있어서의 칩영역(10)의 배열의 일부와, 이 각 칩영역상에 있어서의 전압 스트레스 시험용의 패드(예를 들면 본딩 패드)(11',11",12',12")의 배치의 일예와, 웨이퍼 상태에서 번인시에 상기 각 칩영역상에 있어서의 전압 스트레스 시험용의 패드의 일부에 프로브카드(22)의 바늘(23)이 동시에 접촉하고 있는 상태를 도시하고 있다. 또 제2도에서는 전압 스트레스 시험용의 패드 이외의 다이소트 및 어셈불리에 사용되는 본딩 패드는 표시를 생략한다.
즉, 칩영역(10)에는 동작전원 공급용의 전원패드 이외의 전압 스트레스 시험용의 패드로서 동일 기능의 패드가 복수개(본 예에서는 2개씩) 설치되어 있고, 이 복수개의 패드는 칩영역의 1변부와 다른 영역부(예를들면 타변부)로 분산되어 배치되고 있다. 그 일예로서 전압 스트레스 시험용의 패드는 복수조(본예에서는 2조) 설치되어 있고, 각조의 각 2개의 패드(11',11'') 및 (12',12'')는 칩영역(10)의 평행한 2변으로 나누어져서 각각 대략 1열로 배치되고, 한쪽의 변에 배열된 패드군(11' ,12')과 다른쪽 변에 배열된 패드군(l2',12")과는 같은 순서로 배열되는 동시에 서로 대응되는 패드끼리가 서로 마주보도록 배열되어 있다. 또 상기 각조에 있어서의 동일한 기능의 2개의 패드 싱호간에는 배선(도시생략)에 의하여 접속되어 있다.
제2도의 반도체 장치에 있어서는 서로 인접되는 2열의 칩영역군의 상호 근접하는 각 1변에 각각의 전압스트레스 시험에 필요한 패드군이 집중되고 있다. 이것에 의하여 웨이퍼 상태에서의 번인시에 프로브카드의 서로 마주보는 2변으로부터 돌출 설치된 바늘중 1변측으로부터 같은 방향으로 돌출 설치된 바늘을 상기 2열의 칩영역군 중의 '각 열당 예를 들면 4개의 칩영역에 있어서의 각 1변에 집중되고 있는 전압 스트레스 시험용의 패드군에 대하여 동시에 접촉시키는 것이 용이해진다. 동일하게 프로브카드의 다른 1변측으로부터 같은 방향으로 돌출 설치된 바늘을 상기 2열에 서로 인접한 다른 2열의 칩영역군 중의 각 열당, 예를 들면 4개의 칩영역에 있어서의 각 1변에 집중하고 있는 전압 스트레스 시험용의 패드군에 대하여 동시에 접촉시키기가 용이해진다. 이것에 의하여 웨이퍼상의 서로 인접되는 4열의 칩영역군 중의 각 열당 4개의 칩영역(16개의 칩영역)의 전압 스트레스 시험용의 패드군에 프로브카드의 바늘을 동시에 접촉시켜서 각 칩영역에 전압 스트레스를 인가할 수 있다.
따라서, 제2도의 반도체 장치에 의하면 웨이퍼 상태로 프로브카드와 프로버를 사용하여 번인할 때에 프로브카드의 바늘을 웨이퍼상의 가능한 많은 복수개의 칩영역상의 전압 스트레스 시험용의 패드에 동시에 접촉시킬 수 있게 되고, 번인의 효율을 향상시키는 동시에 생산능력을 향상시켜서 번인의 시간을 단축하여 제조원가를 저감시킬 수 있다.
또 상기 실시예에서는 제어회로(15)에 의하여 서로 회로기능이 다른 복수개의 회로 부분을 제어하는 예를 들었으나 반드시 복수개의 회로 부분을 제어하지 않아도 된다.
또, 상기 실시예의 웨이퍼 상태의 반도체 장치에서 개개의 DRAM 칩으로 분리되어 패키지에 수납되어서 최종 제품의 형태로 완성된 집적회로장치(DRAM 장치)에 대해서 보면 당연한 것으로 그 칩상에는 임의수의 전압 스트레스 시험용의 단자와, 전압 스트레스 시험용의 임의의 1개의 패드로부터의 입력을 사용하여 집적회로 내부의 소정의 회로 부분을 전압 스트레스 시험 모드에 대응하도록 설정 제어하는 제어회로를 구비하고 있다.
또, 상기 각 실시예에 있어서 스트레스 시험용의 단자는 본딩 패드에 한정되지 않고, 웨이퍼 상태에서의 번인에 있어서 사용되는 테스터의 프로브카드의 접촉단자(재질로서 예를 들면 도전성 고무를 사용한 것으로도 좋다)에 접촉이 가능한 것이면 된다. 예를 들면 TAB(Tape Automated Bonding) 기술에서 사용되는 범프 등으로도 된다.
또 , 본 발명은 상기 실시예의 DRAM에 한정되지 않고, 기타의 메모리, 집적회로 칩을 갖는 반도체 장치에 일반적으로 적용할 수가 있다.
또, 상기 실시예에서는 번인에 있어서의 전압 스트레스 시험을 예로들어 설명했으나 본 발명은 온도 가속에 관계없이 전압 스트레스 시험을 실시할 경우에도 효과적인 것은 물론이다.
지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 상기 실시예에 의해 한정되는 것이 아니고 후기되는 특허 청구의 범위에 의해 정의되는 것으로 한다. 또 본원의 특허청구 범위의 각 구성요전에 명기한 도면 참조부호는 본 발명의 이해를 용이하게 하기 위한 것이고 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 명기한 것은 아니다.
상기 설명과 같이 본 발명의 반도체 장치에 의하면, 웨이퍼 상태에서의 불량품에 대한 스크리닝에 있어서 프로브카드의 접촉단자를 웨이퍼상의 칩영역상의 전압 스트레스 시험용의 단자에 동시에 접촉시켜서 전압스트레스를 인가할 경우에 1칩당의 전압 스트레스 시험용의 단자수를 저감할 수 있게 되고, 칩상의 단자 및 프로브카드의 접촉 단자의 손상을 방지하고, 프로브카드의 접촉 단자의 내구성을 향상시키고 불량품에 대한 스크리닝의 효율을 향상시키는 동시에 생산 능력을 향상시키고, 불량품에 대한 스크리닝의 시간을 단축하여 제조원가를 저감시킬 수 있다.

Claims (8)

  1. 정상 동작 및 전압 스트레스 시험 동작시에 동작가능한 반도체 메모리에 있어서, 행과 열로 배열된 복수의 다이나믹 메모리셀(MC)과; 각 비트선이 대응하는 열의 다이나믹 메모리셀에 접속되는 비트선(BL)과; 각 워드선이 대응하는 열의 다이나믹 메모리셀에 접속되는 워드선(WL)과, 프리차지 전압을 상기 비트선에 공급하는 비트선 프리차지 전원선(36)과, 상기 비트선 프리차지 전원선과 상기 비트선 사이에 접속되는 비트선 프리차지 회로(PR)와, 상기 비트선 프리차지 회로에 접속되고, 제어신호가 외부로부터 입력될 때 상기 비트선 프리차지 회로를 ON 상태로 설정하기 위해 프리차지 제어신호가 발생되는 액티브 상태와 상기 프리차지 제어신호가 발생되지 않는 인액티브 상태중 하나의 상태가 되도록 제어되는 비트선 프리차지 신호 발생회로(34)와; 전압 스트레스 시험 동작중에 스트레스 전압이 외부로부터 인가되는 제1패드(11)와, 워드선 선택 신호에 따라 정상 동작중에 선택되는 소정수의 제2워드선 보다 큰 소정수의 제1워드선과 상기 제 1패드 사이에 접속되고, 스트레스 전압이 상기 제 1패드에 인가될 때 상기 스트레스 전압을 상기 소정수의 제1워드선으로 전송하는 제1스위칭 회로(Nl)와, 상기 제1패드에 인가되는 스트레스 전압과 상기 제1스위칭 회로에 공급되는 스트레스 시험 제어 전압중 하나의 전압으로 제어되고, 상기 비트선 프리차지 신호 발생회로를 전압 스트레스 시험 동작시에 액티브 상태가 되도록 제어하는 제어회로(15)를 구비한 것을 특징으로 반도체 메모리.
  2. 제1항에 있어서, 제2패드(12)를 추가로 포함하고, 상기 제1스위칭 회로는 대응하는 복수의 게이트를 갖는 복수의 MOS 트랜지스터를 포함하며, 상기 제2패드는 상기 복수의 MOS 트랜지스터의 각 게이트에 접속되며, 상기 스트레스 시험 제어 전압은 전압 스트레스 시험 동작중에 외부로부터 상기 제2패드에 인가되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 비트선 프리차지 전원선에 공급되는 프리차지 전압을 발생시키는 비트선 프리차지 전압 발생회로(35)와, 상기 비트선 프리차지 전압 발생회로의 출력단자와 상기 비트선 프리차지 전원선 사이에 접속되는 제2스위칭 회로(37)와: 상기 비트선 프리차지 전원선과 접지 전위 노드 사이에 접속되는 제3스위칭 회로(N4)를추가로 포함하고, 상기 제어회로는(1) 정상동작시에 상기 제2스위칭 회로는 온 상태이고 상기 제3스위칭 회로는 오프 상태이며,(11) 전압 스트레스 시험 동작시에 상기 제2스위칭 소자는 오프 상태이고 상기 제3스위칭 회로는 온 상태가 되도록 상기 제2스위칭 회로 및 상기 제3스위칭 회로를 제어하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 각각의 상기 복수의 다이나믹 메모리셀은 게이트 절연막을 갖는 메모리트랜지스터를 포함하고, 상기 제어회로는 상기 전압 스트레스 시험 동작중에 전압 스트레스가 각각의 상기 게이트 절연막에 인가되도록 상기 제2 및 제3스위칭 회로를 제어하고, 상기 전압 스트레스는 상기 스트레스 전압과 상기접지 전위 노드상의 접지 전위간의 차인 것을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 비트선 프리차지 전원선에 접속되는 제2패드와, 상기 제어회로에 접속되고 다이소트 시험 동작시에 외부로부터 비트선 전위 제어신호가 공급되는 제3패드를 추가로 포함하고, 상기 제2패드는 다이소트 시험 동작시에 외부로부터 소망의 비트선 전위가 공급되며, 상기 제어회로는 다이소트시험 동작시에 상기 제3스위칭 회로가 오프 상태가 되도록 상기 제3스위칭 회로를 제어하고, 상기 제3패드에 공급되는 비트선 전위 제어신호에 따라 상기 제2스위칭 회로가 오프 상태가 되도록 상기 제2스위칭 회로를 제어하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 비트선 프리차지 전원선에 공급되는 프리차지 전압을 발생시키는 비트선 프리차지 전압 발생회로(35)와, 상기 비트선 프리차지 전압 발생회로의 출력단자와 상기 비트선 프리차지 전원선 사이에 접속되는 제2스위칭 회로(37)와, 상기 비트선 프리차지 전원선에 접속되고 전압 스트레스 시험동작시에 외부로부터 소망의 비트선 전위가 공급되는 제2패드(14)를 추가로 포함하고, 상기 제어회로는 상기 제2스위칭 회로가 정상 동작중에는 온 상태이고, 전압 시험 동작중에는 오프 상태가 되도록 상기 제2스위칭 회로를 제어하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제어회로에 접속되고 다이소트 시험 동작시에 외부로부터 비트선 전위 제어신호가 공급되는 제3패드를 추가로 포함하고, 상기 제2패드는 다이소트 시험 동작시에 소망의 비트선 전위가 공급되며, 상기 제어회로는 상기 제3패드에 공급되는 비트선 전위 제어신호에 따라 상기 제2스위칭 회로가 오프 상태가 되도록 상기 제2스위칭 회로를 제어하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 비트선 프리차지 전원선에 공급되는 비트선 프리차지 전압을 발생시키는 비트선 프리차지 전압 발생회로(35)와, 상기 비트선 프리차지 전압 발생회로의 출력 전위를 전환하는 출력 전위 스위칭 회로(37)를 추가로 포함하고, 상기 제어회로는 정상 동작 및 전압 스트레스 시험 동작이 상기 비트선 프리차지 전압 발생회로의 출력 전위의 레벨과 상이하도록 상기 출력 전위 스위칭 회로를 제어하는 것을 특징으로 하는 반도체 메모리.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
US5391984A (en) * 1991-11-01 1995-02-21 Sgs-Thomson Microelectronics, Inc. Method and apparatus for testing integrated circuit devices
US5648730A (en) * 1994-11-30 1997-07-15 Texas Instruments Incorporated Large integrated circuit with modular probe structures
US5627787A (en) * 1995-01-03 1997-05-06 Sgs-Thomson Microelectronics, Inc. Periphery stress test for synchronous RAMs
KR100375177B1 (ko) * 1995-05-19 2003-05-09 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치의 검사방법
KR100220949B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번-인 회로
JPH10269767A (ja) * 1997-03-19 1998-10-09 Mitsubishi Electric Corp 半導体装置
US5898706A (en) * 1997-04-30 1999-04-27 International Business Machines Corporation Structure and method for reliability stressing of dielectrics
US6037795A (en) * 1997-09-26 2000-03-14 International Business Machines Corporation Multiple device test layout
US5999466A (en) * 1998-01-13 1999-12-07 Micron Technology, Inc. Method, apparatus and system for voltage screening of integrated circuits
US6055199A (en) * 1998-10-21 2000-04-25 Mitsubishi Denki Kabushiki Kaisha Test circuit for a semiconductor memory device and method for burn-in test
US6327682B1 (en) 1999-03-22 2001-12-04 Taiwan Semiconductor Manufacturing Company Wafer burn-in design for DRAM and FeRAM devices
JP2001067898A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP4783487B2 (ja) * 2000-02-22 2011-09-28 株式会社カネカ 太陽電池モジュールの逆バイアス処理装置
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
KR100542695B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 테스트 모드 회로
KR20100125099A (ko) * 2009-05-20 2010-11-30 삼성전자주식회사 반도체 장치
KR20210026432A (ko) * 2019-08-30 2021-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961254A (en) * 1974-12-20 1976-06-01 International Business Machines Corporation Testing embedded arrays
DE2905271A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
DE2905294A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
DE2944149C2 (de) * 1979-11-02 1985-02-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Integrierte Schaltungsanordnung in MOS-Technik
WO1982000896A1 (en) * 1980-09-08 1982-03-18 Proebsting R Go/no go margin test circuit for semiconductor memory
EP0059188A1 (en) * 1980-09-08 1982-09-08 Mostek Corporation Tape burn-in circuit
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
US4519076A (en) * 1981-12-28 1985-05-21 National Semiconductor Corporation Memory core testing system
JPS59500840A (ja) * 1982-05-17 1984-05-10 モトロ−ラ・インコ−ポレ−テツド メモリの加速試験用のパッド
JPS60235455A (ja) * 1984-05-09 1985-11-22 Toshiba Corp ダイナミツクメモリ−
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
US4733168A (en) * 1986-03-21 1988-03-22 Harris Corporation Test enabling circuit for enabling overhead test circuitry in programmable devices
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US4751679A (en) * 1986-12-22 1988-06-14 Motorola, Inc. Gate stress test of a MOS memory
ATE117457T1 (de) * 1989-03-16 1995-02-15 Siemens Ag Integrierter halbleiterspeicher vom typ dram und verfahren zu seinem testen.
US5107208A (en) * 1989-12-19 1992-04-21 North American Philips Corporation System for partitioning and testing submodule circuits of an integrated circuit

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