KR950012731A - 반도체기억장치 및 그 제조방법 - Google Patents

반도체기억장치 및 그 제조방법 Download PDF

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KR950012731A KR1019940027236A KR19940027236A KR950012731A KR 950012731 A KR950012731 A KR 950012731A KR 1019940027236 A KR1019940027236 A KR 1019940027236A KR 19940027236 A KR19940027236 A KR 19940027236A KR 950012731 A KR950012731 A KR 950012731A
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유타카 이시바시
다카시 야마다
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명의 반도체기억장치는 반도체기판상에 형성된 메모리셀 영역에 직렬로 접속된 복수개의 MOS트랜지스터와 이들 트랜지스터에 각각 접속된 캐패시터로 이루어진 메모리셀 어레이를 복수개 갖춘 반도체 기억장치에 있어서, 상기 캐패시터는 상기 트랜지스터에 인접하게 형성된 트렌치내에 형성되는 것을 특징으로 하고 있다. 더우기 이 트렌치 내벽에 형성되고 상기 MOS트랜지스터의 소스, 드레인영역에 접속되는 전하 축적층과 이 전하축적층상에 형성된 캐패시터 절연막, 이 캐패시터 절연막상에 형성되어 상기 트렌치를 매립함과 더불어 상기 기판 표면에 연재하고 적어도 상기 트랜지스터 형성영역을 제거해서 형성된 캐패시터전 극으로 이루어진 캐패시터를 구비하는 반도체기억장치를 나타내고 있다.

Description

반도체기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 DRAM의 셀어레이 구성을 나타낸 평면도,
제4도는 제3도의 IV-IV'선에 따른 단면도.

Claims (17)

  1. 반도체기판상에 형성된 메모리셀영역에 직렬로 접속된 복수개의 MOS트랜지스터와 이들 트랜지스터에 각각 접속된 캐패시터로 이루어진 메모리셀 어레이를 복수개 갖춘 반도체기억장치에 있어서, 상기 캐패시터가 상기 트랜지스터에 인접하게 형성된 트렌치내에 형성되는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 캐패시터는 상기 트렌치 내벽에 형성되고 상기 MOS트랜지스터의 소스, 드레인영역에 일체적으로 접속되는 전하축적층과, 이 전하축적층상에 형성된 캐패시터 절연막 및 이 캐패시터 절연막상에 형성되고 상기 트렌치를 매립함과 더불어 상기 기판 표면으로 연장되며, 적어도 상기 트랜지스터 형성영역을 제거해서 형성된 캐패시터전극으로 이루어진 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 캐패시터전극이 필드 프레임으로 이루어지고, 인접하는 메모리셀 어레이간의 소자분리를 행하는 것을 특징으로 하는 반도체기억장치.
  4. 제2항에 있어서, 상기 캐패시터전극의 상기 반도체기판상에 형성된 전극부의 상부 및 측부에 상기 MOS트랜지스터의 게이트절연막보다도 막두께가 두꺼운 절연막이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제2항에 있어서, 상기 MOS트랜지스터의 게이트전극에 대한 콘택트가 상기 메모리셀 영역의 외측에 인출된 상기 캐패시터전극의 위에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제1항에 있어서, 상기 캐패시터는 상기 트렌치가 형성된 상기 반도체기판과, 상기 트렌치 내벽에 형성된 캐패시터 절연막, 이 캐패시터 절연막상에 형성되어 상기 트렌치를 매립한 축적전극으로 구성되고, 이 축적전극이 상기 MOS트랜지스터의 소스, 드레인영역에 접속되는 것을 특징으로 하는 반도체기억장치.
  7. 제1항 또는 제2항에 있어서, 반도체기판상에 형성된 메모리셀 영역에 직렬로 접속된 복수개의 MOS트랜지스터와, 이들 트랜지스터에 각각 접속된 캐패시터로 이루어진 메모리셀 어레이를 갖춘 반도체기억장치에 있어서, 상기 캐패시터는 제1도전형의 상기 메모리셀 영역의 적어도 일부에 형성된 제2도전형의 제1확산층 영역내에 형성된 트렌치내에 형성되고, 이 트렌치 내벽에 형성되어 상기 제1확산층에 일체적으로 접속되는 제2도전형의 전하축적층과, 이 전하축적층상에 형성된 캐패시터 절연막 및 이 캐패시터 절연막상에 형성되고, 상기 트렌치를 매립함과 더불어 상기 메모리셀 영역의 상기 기판 표면으로 연장되며, 적어도 상기 트랜지스터 형성영역을 제거해서 형성된 캐패시터전극으로 이루어지고, 상기 트랜지스터는 상기 캐패시터와 교대로 인접하게 배열되고, 이 배열방향에 형성되어 제1확산층과 적어도 1부분이 중첩되어 소스, 드레인영역으로 되는 제2도전형의 제2확산층을 적어도 1방향에 갖추며, 상기 제1확산층 및 상기 제2확산층의 적어도 한쪽을 소스, 드레인으로 하고 있는 것을 특징으로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 캐패시터전극이 필드 플레이트로 되고, 인접하는 메모리셀 어레이간의 소자분리를 행하는 것을 특징으로 하는 반도체기억장치.
  9. 제7항에 있어서, 상기 캐패시터전극의 상기 반도체기판상에 형성된 전극부의 상부 및 측부에 상기 MOS트랜지스터의 게이트절연막보다도 막두께가 두꺼운 절연막이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제7항에 있어서, 상기 MOS트랜지스터의 게이트전극에 대한 콘택트가 상기 메모리셀 영역의 외측에 인출된 상기 캐패시터전극의 위에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  11. 반도체기판상에 형성된 메모리셀 영역에 직렬로 접속된 복수개의 MOS트랜지스터와, 이들 트랜지스터에 각각 접속된 캐패시터로 이루어진 메모리셀 어레이를 갖춘 반도체기억장치에 있어서, 상기 캐패시터는 1도전형의 상기 메모리셀 영역에 형성된 상기 트랜지스터에 인접하게 형성된 트렌치내에 형성되고, 이 트렌치 내벽에 형성된 제2도전형의 전하축적층과, 이 전하축적층상에 형성된 캐패시터 절연막 및 이 캐패시터 절연막상에 형성되고 상기 트렌치를 매립함과 더불어 상기 기판 표면으로 연장되며, 적어도 상기 트렌치 형성영역을 제거해서 형성된 캐패시터로 이루어지고, 상기 트랜지스터는 상기 캐패시터와 서로 교대로 인접하게 배열되고 서로 인접하는 상기 트랜지스터 사이에 게이트전극이 형성되며, 상기 트렌치 내벽에 형성된 상기 전하축적층을 소스·드레인으로 하는 것을 특징으로 하는 반도체기억장치.
  12. 제11항에 있어서, 상기 캐패시터전극이 필드 플레이트로 되고, 인접하는 메모리셀 어레이간의 소자분리를 행하는 것을 특징으로 하는 반도체기억장치.
  13. 제11항에 있어서, 상기 캐패시터 전극의 상기 반도체기판상에 형성된 전극부의 상부 및 측부에 상기 MOS트랜지스터의 게이트절연막보다도 막두께가 두꺼운 절연막이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
  14. 제11항에 있어서, 상기 MOS트랜지스터의 게이트전극으로의 콘택트가 상기 메모러셀 영역의 외측에 인출된 상기 캐패시터 전극의 위에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  15. 반도체기판의 메모리셀 영역에 복수개의 MOS트랜지스더를 직렬로 접속하고 각각의 트랜지스터에 각각 캐패시터를 접속한 메모리 셀 어레이를 갖춘 반도체 기억 장치의 제조방법에 있어서, 반도체기판상의 제 1도전형의 메모리셀 영역에 제2도전형의 제1확산층 영역을 복수개 주기적 이면서 동시에 열상으로 형성하는 단계와, 상기 제1확산층 영역내에 트렌치를 형성하는 단계, 이 트렌치의 내벽에 상기 제1확산층과 인접하는 제2도전형의 전하축적층을 형 성하는 단계, 이 전하축적층의 위에 캐패시터 절연막을 형성하는 단계, 상기 트렌치를 매립하도록 캐패시터 전극을 형성하고 상기 전하축적층과 더불어 상기 캐패시터 절연막을 사이에 두고 캐패시터를 형성하는 단계, 상기 캐패시터 전극상에 상부 절연막을 형성하는 단계 인접하는 상기 트렌치간의 기판 표면이 노출되도록 가공하는 단계, 노출된 기반 표면에 게이트절연막을 매개로 게이트전극을 형성하는 단계 및 상기 게이트전극을 마스크로 이용하여 상기 기반 표면에 소스, 드레인영역으로 되는 제2도전형의 제2확산층을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체기억 장치의 제조방법.
  16. 반도체 기판의 메모리셀 영역에 복수개의 MOS트랜지스터를 직렬로 접속하고 각각의 트랜지스터에 각각 캐패시터를 접속한 메모리셀 어레이를 갖춘 반도체 기억장치의 제조방법에 있어서, 반도체 기판상의 제1도전형의 메모리셀 영역에 제2도전형의 제1확산층을 전면에 형성하는 단계와, 상기 메모리셀 영역 내에 트렌치를 주기적 이면서 동시에 열상에 형성하는 단계, 이 트렌치의 내벽에 상기 제1확산층과 인접 하는 제2도전형의 전하축적층을 형성하는 단계, 이 전하축적층의 위에 캐패 시터 절연막을 형성하는 단계, 상기 트렌치를 매립하도록 캐패시터 전극을 형성하고 상기 전하축적층과 더불어 상기 캐패시터 절연막을 사이에 두고 캐패시터를 형성하는 단계, 상기 캐패시터 전극상에 상기 절연막을 형성하는 단계, 인접하는 상기 트렌치 간의 기판 표면이 노출되도록 가공하는 단계, 상기 캐패시터전극을 마스크로 이용하여 상기 제2도전형의 제 1확산층을 제1도전형으로 변환하도록 이온주입을 행하는 단계, 노출된 기판 표면에 게이트절연막을 매개로 게이트전극을 형성하는 단계 및 상기 게이트전극을 마스크로 이용하여 상기 기판 표면에 소스, 드레인영역으로 되는 제2도전형의 제2확산층을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체기억 장치의 제조방법.
  17. 반도체기판의 메모리셀 영역에 복수개의 MOS트랜지스터론 직렬로 접슥하고 각각의 트랜지스터에 각각 캐패시터를 접속한 메모리셀 어레이즐 갖춘 반도체 기억 장치의 제조에 있어서, 반도체 기판상의 제1도전형의 메모리셀 영역에 복수의 트렌치를 주기적 이면서 동시에 열상에 형성하는 단계와, 상기 트렌치의 벽면에 제2도전형의 전하축적층을 형성하는 단계, 이 전하축적층의 위에 캐패시터 절연막을 형성하는 단계, 상기 기판 전면에 상기 트렌치를 매립하도록 캐패시터전극을 형성하고 상기 전하축적층과 더불어 상기 캐패시터 절연막을 사이에 두고 캐패시터를 형성하는 단계, 상기 캐패시터전극상에 상부절연막을 형성하는 단계, 상기 캐패시터전극 및 상부 절연막을 인접하는 상기 트랜치간의 기판 표면이 노출되도록 형상으로 가공하는 단계, 상기 캐패시터전극의 측면에 측부절연막을 형성하는 단계 및 노출된 기판 표면에 게이트절 연막을 매개로 게이트전극을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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