KR0133921B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0133921B1
KR0133921B1 KR1019880017109A KR880017109A KR0133921B1 KR 0133921 B1 KR0133921 B1 KR 0133921B1 KR 1019880017109 A KR1019880017109 A KR 1019880017109A KR 880017109 A KR880017109 A KR 880017109A KR 0133921 B1 KR0133921 B1 KR 0133921B1
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료오이찌 호리
교오이찌로오 아사야마
세이고오 유꾸다께
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이찌마사 야나기자와
고로오 다찌바나가와
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Abstract

내용없음.

Description

반도체 장치
제1도는 본 발명의 반도체장치를 BiCMOS DRAM에 적용한 1실시예의 구조를 나타낸 단면도.
제2도는 메모리셀 용량홈(32)의 구조를 나타낸 확대단면도.
제3도는 소자간 분리홈(12)의 구조를 나타낸 확대단면도.
제4도 내지 제8도는 본 발명의 반도체장치의 각종 제조과정에서의 구조를 나타낸 단면도.
제9도는 본 발명의 다른 1실시예의 구조를 나타낸 단면도이다.
＊도면의 주요부분에 대한 부호의 설명
1 : N웰 2 : P웰
9 : 절연막 10 : P형 기판
11, 31 : 매몰층 12 : 분리홈
15, 17, 34, 36 : 도전층 16, 35 : 절연층
80 : 절연막 71, 72, 73, 74, 75 : 반도체영역
32 : 용량형성홈 33 : P+층
62 : N+층
본 발명은 초고속, 고집적, 반도체메모리를 위한 반도체장치에 관한 것이며, 특히 BiCMOS DRAM (Bipolav-CMOS Dynamic RAM)에 관한 것이다.
종래의 소위 BiCMOS DRAM에서 소자간 분리에 대해서는 IEDM Technical Digest 1986년 pp.802∼804에 논술되어 있다.
상기 종래기술에서는 소자간 분리 특히 바이폴라 트랜지스터 사이의 분리로서는 역바이어스되는 PN접합에 의해 각 소자를 분리하는 PN접합분리가 채용되었다.
그 대표적인 구조로서 예를 들어 P형 기판위에 N형 에피택셜층을 성장시키고 이 N형 에피택셜층에 분리용의 P형 불순물을 상기 P형 기판에 도달되는 깊이까지 확산하고, P형 실리콘 가운데 고립된 N형의 섬을 다량 형성시킨 것이다.
그러나 이 PN접합분리에서는 바이폴라 트랜지스터의 기생용량(parasitic capacitance), 특히 콜렉터와 기판간 용량이 커지고 고속화에 방해로 되었다. 이 기생용량을 저감하는 방법으로서 예를 들어 특개소 62-194661호에 개시된 소자간 분리용 홈(trench)을 형성한 후 그 홈을 SiO2또는 다결정 Si를 가지고 매몰한 소위 U-아이솔레이션, 트렌치 아이솔레이션(이후 이를 총칭하여 홈분리라 기술함)을 사용하였다. 그리고 이 홈을 용량형성에 사용한다. 홈을 사용하여 용량형성을 하는 예로서는 특개소 62-226657호가 있다.
그러나 이들 홈 구조에서는 홈부분에 응력이 집중될 경우에 변경이 생길 가능성이 높으며, 나아가서 제조효율이나 신뢰성의 저하 또는 가격의 고가 등의 문제가 생긴다.
본 발명의 목적은 제조공정을 증가시킴이 없이 간단하게 제조 가능하며 또한 소형으로 신뢰성이 높은 소자간 분리용 홈 및 메모리셀의 용량 형성용홈(capacitor trench)을 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 바이폴라 트랜지스터를 다른 반도체소자로부터 분리하기 위한 분리용홈 및 메모리셀의 용량을 형성하기 위한 용량형성용홈을 반도체기판에 천공하고 분리용 홈내부를 이 홈의 내측 전 표면에 절연막을 형성함으로써, 주위의 반도체 영역으로부터 부유상태를 보전하고 메모리셀의 용량형성용 홈내부에는 이 홈의 내측으로 절연층 및 탄력성을 갖는 도전층을 번갈아 형성하고 대향하는 도전층 사이에 용량을 형성하는 것에 특징이 있다.
그리고 본 발명은 홈내부의 상기 대향하는 도전층의 한쪽을 용량형성용 홈 저면에 접하는 반도체영역에 접속함으로써 고정전위로 보전하고 이 반도체영역을 인접하는 용량형성용 홈 저면에 동일하게 형성되는 반도체영역에 접속함으로써 상기 2종의 홈을 거의 같은 공정으로 형성할 수 있게 한점에 특징이 있다.
이와 같은 구성에 의하면 제조공정을 증가시킴이 없이 바이폴라 트랜지스터부의 기생용량의 발생이 어려운 소자간 분리용 홈과 MOSFET에 의하여 구성되는 메모리셀의 용량형성용 홈이 동시에 형성된다.
MOSFET의 용량형성용 홈의 저부에 형성된 불순물농도가 짙은 반도체 부분이 인접하는 용량형성용 홈의 저면에 동시에 형성된 불순물농도가 짙은 반도체 부분에 접속되도록 하면, 상기 홈 내부의 도체부분을 외부의 고정전위로 각각 접속하는 일이 없이 이 도체부분의 전위(프레이트 전위)를 전체 메모리셀에 의해 동전위가 되게 할 수 있으므로 소형화가 가능하다. 소자간분리용 홈의 내부에는 절연물과 탄력성을 가진 도체가 번갈아 형성되므로 기판의 역학적인 변경을 흡수하고 신뢰성이 향상된다.
상기 목적은 다음에 첨부도면을 참조하여 설명될 본 발명의 장치에 의하여 성취될 것이며 각 도면에서 유사부품을 같은 참조번호를 사용하여 설명한다.
제1도는 본 발명의 반도체장치를 BiCMOS DRAM에 적용한 1실시예의 구조를 나타낸 단면도이다. 제1도에서 P형기판(10)의 표면에는 N+매몰층(11)과 P+매몰층(31)이 이온주입 또는 확산과 같은 종래의 기술에 의하여 형성되고, 그 위에는 각각 고저항의 N웰(1)(N형 에피택셜층) 및 P웰(P형 에피택셜층)(2)이 에피택셜 성장 기술에 의하여 형성된다.
12는 바이폴라 트랜지스터를 소자간 분리하기 위한 홈이며 동작속도의 고속화의 관점에서 기생용량을 발생하지 않는 구성으로 되어 있다. 32는 메모리셀의 용량을 형성하기 위한 홈이고, 기억정보를 전하로 하여 유지하기 위한 용량을 갖는 구조로 되어 있다. 상기 소자간분리홈(12)가 메모리셀의 용량홈(32)은 상기 N웰(1) 및 P웰(2)이 형성된 후 선택엣칭에 의하여 형성되고 그 후 SiO2등의 절연막(16, 35) 및 N+다결정 Si 등의 도전층(15, 17) 및 (34, 36)이 번갈아 형성되어 다중층 구조로 된다.
다음에 전면에 걸쳐서 절연막(80)이 형성되고 그 후 소정의 부분의 절연막(80)이 제거되고 반도체영역(71, 72, 73, 74, 75)이 이온주입 또는 확산에 의하여 형성된다. 이어서 전면에 걸쳐서 알루미늄 등의 금속박막을 증착한 후에 소자간이 알루미늄막을 엣칭에 의하여 제거함으로써 각 소자의 전극(76)이 형성된다. 일반적으로 메모리셀이 인접하여 오면 트랜지스퍼MOS (제1도에서는 캐패시터부에 인접하는 nMOS)의 웰(2)의 전위와 캐패시터 사이에서 발생하는 공핍층(工乏層)에 의하여 부유(floating)상태로 된다. P+매몰층(31)이 있으며 공핍층의 신장을 억제하고 웰(2)의 전위를 고정할 수 있다.
다음에 제1도에 나타낸 상기 소자간 분리홈(12)가 메모리셀 용량 형성홈(32)의 구조에 대하여 제2도를 사용하여 더 상세하게 설명한다.
제2도는 메모리셀 용량 형성홈(32)의 구조를 나타낸 확대단면도이고, 제1도와 동일부호는 동일 또는 동등부분을 표시한다. 동도에서 33, 62는 각각 메모리셀 용량 형성홈(32)의 저부에 이온주입에 의하여 형성된 P+영역과 확산에 의하여 형성된 N+영역을 나타낸다.
이 N+다결정 Si 도전층(34)은 그 전위(프레이트 전위)를 임의로 선택할 수 있도록 하기 위하여 P형기판(10)과는 PN접합에 의하여 분리되는 구조로 된다. 상기 프레이트 전위를 예를 들어 전원 전위의 1/2로 하면 캐패시터용의 절연막을 1/2로 할 수 있고 캐패시터 용량을 배증할 수 있다. 이 프레이트 전위는 전 메모리셀에서 동 전위로 하고 있기 때문에 홈 저면을 SiO2의 막으로 피복하면 다결정 Si도전층(34)을 외부의 고정전위에 접속하기 위한 영역이 필요하게 되고 셀면적이 커진다. 이 때문에 홈의 저면의 SiO2막을 제거하고 그 아래의 Si층을 N+형으로하고 이 N+층(62)을 인접하는 메모리셀의 N+층에 접속하면 새로이 외부로 접속하기 위한 영역이 필요없게 되고 메모리셀 면적은 바람직하게 최소로 된다.
그리고 프레이프 전위를 P기판(10)의 전위와 같게하여도 좋을 경우에는 N+층(62)을 설치할 필요가 없으며 직접 P+층(33)을 설치하여도 좋다 (제9도). 어떻게든 N+다결정 Si도전층(34)을 고정전위에 접속할 필요가 있으며 이는 예를 들어 홈 저면의 SiO2막을 제거하여 행하는 것이 좋다.
제3도는 바이폴라 트랜지스터의 소자간 분리홈(12)의 구조를 나타낸 설명도이고, 제1도 및 제2도와 동일의 부호는 동일 또는 동등부분을 나타낸다. 13은 소자간 분리홈(12)의 저부에 이온주입에 의하여 형성되는 P+영역을 나타내고, 63은 전극(76)의 하부에 이온주입 또는 확산에 의하여 형성되는 바이폴라의 N+콜렉터영역을 나타낸다.
이 도면에서는 상기 메모리셀 용량 형성홈(32)의 구조와는 상이하며 이 소자간 분리홈(12)의 저면의 SiO2등의 절연막(16)은 제거되지 않는다. 이는 N+다결정 Si도전층(15)을 절연막(16)에 의하여 부유상태로 유지하고 상기 바이폴라의 콜렉터영역(63)의 사이에 기생용량이 발생하는 것을 방지하기 위한 것이다. 그리고 상기 소자간 분리홈(12)의 내부구조에 의하면 탄력성을 갖는 다결정 Si영역(15) 및 (17)이 내측의 SiO2막(16)에 의해 분리된 2중 구조로 되어 있으므로 역학적 변형의 발생을 방지하는 효과도 있으며, Si층중의 결정 결함의 발생도 억제할 수 있다.
이하의 본 발명의 특징인 상기 소자간 분리홈(12)과 메모리셀 용량 형성홈(32)의 형성방법은 도면에 의해 설명한다. 제4도는 상기 소자간 분리홈(12) 및 메모리셀 용량 형성홈(32)의 부분확대도이며, 9는 절연막을 나타내고 기타 제1도와 동일한 부호는 동일 또는 동등부분을 나타낸다.
상기 구성을 가진 본 발명을 적용한 BiCMOS DRAM에서는 최초에 P형 기판(10)의 표면에 N+매몰층(11)과 P+매몰층(31)을 이온주입 또는 확산하는 종래의 기술에 의해 형성한다. 이어서 그 위에 각각 고저항의 N웰 및 P웰을 통상의 에피택셜 성장 기술로 형성한다. 이어서 선택엣칭방법에 의하여 소자간 분리홈을 형성하는 부분 및 메모리용의 용량홈을 형성하는 부분에 각각 분리홈(12)과 용량형성홈(32)을 형성하고 그 후에 홈 형성에 사용한 마스크(도시하지 않음)을 그대로 사용하여 각각이 홈의 저부에 이온주입에 의하여 P+층(13, 33)영역을 형성한다.
마스크재를 제거한 후 표면 전면에 절연막(9)을 형성한다. 여기서는 열산화법에 의하여 SiO2막을 형성한다.
다음에 제5도와 같이 레지스트 마스크(14)에 의해 소자간 분리홈(12)(도면의 왼쪽 절반부)을 피복하고 메모리셀 용량영역(도면의 오른쪽 절반부)의 용량형성홈(32)의 저면의 절연막(9)을 이방성의 드라이엣칭에 의하여 제거한다. 이 제거법에 의하면 용량형성홈(32)의 측면의 SiO2절연막(9)은 제거되지 않는다. 제6도의 표시와 같이 전면에 N+ 다결정 Si를 형성한 후에 홈 내에 N+다결정 Si도전층(15, 34)만을 남기고 나머지는 제거한다.
그리고 N+다결정 Si도전층(15, 34) 위에 절연막(16, 35)를 형성한다. 이 절연막은 SiO2또는 Si3N4막 또는 SiO2와 Si3N4막의 복합막으로 하여도 좋다. 여기서는 복합막을 사용하였다.
다음에 제7도의 표시와 같이 N+다결정 Si를 전면에 형성한 후 분리홈(12)과 용량형성홈(32)의 영역과 nMOS의 소오스 또는 드레인영역에 접속하는 영역과 배선으로 사용하는 영역을 남기고 그 외는 제거한다. 그리고 제7도에서는 홈영역에 남겨진 N+다결정 Si의 도전층(17, 36)만이 표시되어 있다.
다음에 제8도의 표시와 같이 소자간 분리영역 또는 홈용량부의 일부, 나아가서 CMOS의 아이솔레이션부 등을 습식의 열산화법에 의하여 SiO2의 절연막으로 한다. 그리고 홈용량부이 저면에서는 다결정 Si층의 N형불순물이 다결정 Si막 형성후의 열처리에 의하여 Si 단결정측으로 확산하게 되므로 N+영역(62)이 형성된다.
이상 설명한 실시예에서는 메모리셀 용량 형성홈(32)이 저면에 N+를 형성하고 하측의 다결정 Si에 임의의 전위를 가하는 것으로 설명하였으나 제9도의 표시와 같이 하측의 다결정 Si를 P+로 하고 N+영역을 형성하지 않아도 된다. 이 경우에는 하측의 다결정 Si의 도전층(34)은 P형기판(10)과 동 전위로 된다. 그리고 제9도에서 제1도와 동일부호는 동일 또는 동등부분을 나타낸다.
또 이상에서는 본 발명은 BiCMOS DRAM에 관하여 적용한 예에 대해 설명하였으나 BiCMOS 구조를 적용한 여하한 LSI(예를 들어 스태틱 RAM)에도 적용이 가능한 것이 분명하다.
본 발명에 의하면 바이폴라의 기생용량이 저감되는 것에 의한 고속화가 가능해지며 또 분리영역의 면적을 좁게할 수가 있는 관계로 고집적화가 가능하다. 또 바이폴라 트랜지스터의 소자간분리홈과 메모리셀의 용량형성홈을 동시에(공통의 공정에 의하여) 형성할 수 있기 때문에 공정이 간략화 되고 저가격화가 가능한 동시에 높은 신뢰성이 실현될 수 있다. 그리고 상기 홈 내부가 절연막과 탄력성을 갖는 도체의 다층구조로 되기 때문에 변형을 완화시킬 수 있어 신뢰성을 더욱 향상시킬 수 있다.
본 발명이 상기와 같이 설명되었으나 본 발명은 상기 실시예에 의하여 한정되는 것이 아니고 본 발명의 변형예들도 적용될 수 있다.

Claims (10)

  1. 적어도 바이폴라 트랜지스터와 MOSFET에 의하여 구성되는 메모리셀을 동일 기판상에 형성한 반도체장치에 있어서, 상기 바이폴라 트랜지스터를 다른 반도체 소자로부터 분리하기 위한 분리용 홈과 메모리셀의 용량을 형성하기 위한 용량 형성용 홈이 상기 기판에 뚫려지고, 분리용 홈 내부는 상기 홈의 내측 전 표면에 형성된 절연막에 의하여 주위의 반도체 영역으로부터 부유상태로 유지되고, 상기 메모리셀의 용량 형성 홈 내부에는 절연층과 도전층이 번갈아 형성되어 대향하는 도전층 사이에 용량이 형성되고, 한쪽의 도전층은 고정전위에 접속되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 용량 형성용 도전층의 고정전위로의 접속은, 상기 홈 내부의 측면에만 절연막을 형성하고 상기 홈 내부의 도전층 중 하나를 홈 저면에 접하는 반도체 영역에 접속함으로써 행하여지는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 홈 저면에 접하는 반도체 영역은 상기 기판과 동일한 도전형인 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 홈 저면에 접하는 반도체 영역은 상기 기판과 반대의 도전형인 것을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서, 상기 홈 저면에 접하는 반도체 영역은, 인접하는 홈 저면에 같은 모양으로 형성된 반도체 영역에 접속되어 있는 것을 특징으로 하는 반도체장치.
  6. 제1항 또는 제2항에 있어서, 상기 소자간 분리를 위한 홈 내부 및 용량 형성용 홈의 내부에는 절연체와 탄력성을 가진 도체가 충전되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1항 또는 제2항에 있어서, 상기 소자가 분리를 위한 홈 내부는 절연체와 탄력성을 갖는 도체가 번갈아 형성된 다층구조인 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 용량 형성용 홈의 저면의 절연막을 제거되어 있는 것을 특징으로 하는 반도체장치.
  9. MOSFET 및 캐패시터를 가진 메모리 셀과 바이폴라 트랜지스터가 적어도 형성되어 있는 주표면을 갖는 기판을 포함하는 반도체장치에 있어서, 상기 기판을 상기 바이폴라 트랜지스터를 다른 반도체 소자로부터 분리하는 분리용 홈과, 측면과 저부를 구비하여 상기 메모리셀의 용량을 형성하기 위한 용량 형성용 홈을 포함하고, 상기 분리용 홈은 절연층과 탄성도전층이 교대로 형성되어 있는 다층구조로 되어 있고, 상기 캐패시터는 상기 용량 형성용 홈의 전 측면위에 형성된 제1절연막, 상기 용량 형성용 홈의 저부에서 기판에 전기적으로 결합되도록 상기 제1절연막의 상측면 위에서와 상기 용량 형성용 홈의 저부위에 하측면이 형성되어 있는 제2절연막, 및 상기 기판의 주표면에서 MOSFET에 접속되고 하측면이 상기 제2절연막의 상측면위에 형성되어 있는 제1전도층, 상기 제1도전층의 상측면 위에 하측면이 형성되어 있는 제2도전층을 포함하는 것을 특징으로 하는 반도체장치.
  10. 제2항에 있어서, 상기 제1도전층이 상기 용량 형성용 홈의 저부에서 고정전위에 전기적으로 접속되도록 상기 기판을 고정전위에 고정하는 수단을 포함하는 것을 특징으로 하는 반도체장치.
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